JPH0223055B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、ゲートターンオフサイリスタ（以
下、GTOと略称する。）のゲート制御回路に係
り、特に、オンゲート電流及びオフゲート電流を
通流させるパルストランスを備えたものに関す
る。

第１図は従来のGTOのゲート制御回路を示す。
この図において、１はGTO、２はパルストラン
ス、３は直流電源、４はターンオン用のトランジ
スタ、５はターンオフ用のトランジスタである。
パルストランス２は、第１の１次巻線２₁₁と、第
２の１次巻線２₁₂と、共通の２次巻線２₂を有し
ている。

また、６はトランジスタ、７，８は抵抗、９は
コンデンサで、これらはオンゲート電流の通流時
間と大きさを設定する。１０はサイリスタ、１１
はアノードフアイヤリング回路で、これらはオフ
ゲート電流を通流する。さらに、１２はGTOが
オンされている間小さな値のオンゲート電流（こ
れを先のオンゲート電流を区別するため広幅オン
ゲート電流という。）を流す広幅オンゲート回路
である。

このゲート制御回路の動作を第２図に示す波形
図と共に説明すると、次のとおりである。

トランジスタ４をオンすると、パルストランス
２の第１の１次巻線２₁₁と、２次巻線２₂を介し
てトランジスタ６がオンし、同トランジスタ６及
び抵抗７を通してオンゲート電流i₁が流れ、
GTO１がオンする。このときの各部の波形は第
２図イ，ロ，ハ，ヘのようになる。第１図に示す
GTOのゲート制御回路において、パルストラン
ス２の鉄心の磁化方向は、トランジスタ４がオン
して第１の１次巻線２₁₁にオンゲート電流が流れ
たときと、トランジスタ５がオンして第２の１次
巻線２₁₂にオフゲート電流が流れたときとで逆向
きにして、鉄心の飽和を防止している。したがつ
て、トランジスタ４のオン時間t₁はパルストラン
ス２の鉄心の磁化状態を、トランジスタ５がオン
して第２の１次巻線２₁₂にオフゲート電流が流れ
たときの磁化状態からトランジスタ４がオンして
第１の１次巻線２₁₁にオンゲート電流が流れたと
きの逆向の磁化状態に戻す、いわゆるリセツトす
るだけの時間に設定されており、トランジスタ６
のオン時間t₂は必要最小限のオンゲート電流を流
すだけの時間に設定されている。トランジスタ６
のオン時間t₂は抵抗８とコンデンサ９の回路の時
定数により定まる。

GTO１がオンの間は広幅オンゲート回路１２
が第２図ヘに示すように小さい広幅オンゲート電
流i₂を通粒する。この間は、トランジスタ６及び
サイリスタ１０がともにオフとなつており、広幅
オンゲート電流がパルストランス２の２次巻線２
_２に流れないようになつている。

次に、トランジスタ５をオンすると、パルスト
ランス２の２次巻線２₂に先ほどとは逆の電圧が
誘起され、サイリスタ１０がオンして、オフゲー
ト電流i₃が流れ、GTO１がオフする。このとき
の各部の波形は第２図ニ，ホ，ヘのようになる。
トランジスタ５のオン時間t₃もパルストランス２
の鉄心の磁化状態を、トランジスタ４がオンして
第１の１次巻線２₁₁にオンゲート電流が流れたと
きの磁化状態からトランジスタ５がオンして第２
の１次巻線２₁₂にオフゲート電流が流れたときの
逆向きの磁化状態に戻す、いわゆるセツトするだ
けの時間に設定されており、この場合、第１の１
次巻線２₁₁と第２の１次巻線２₁₂の巻数は同一で
あるので、t₁＝t₃である。

第３図はGTOがターンオフするときの、オフ
ゲート電流i₃、アノード電流i₄、ゲート電圧ｖの
変化を示している。オフゲート電流i₃が流れ始め
てからターンオフするまでのストレージ期間はカ
ソード・ゲート間のインピーダンスは小さいが、
GTOがターンオフするとこれが20V程度の耐圧
を持つようになる。ゲート制御回路からGTOの
カソード・ゲート間に上記耐圧以上の電圧を印加
すると、GTOがターンオフした後に、図に破線
で示すようなアバランシエ電流と呼ばれる比較的
大きな電流が流れる。このアバランシエ電流が流
れると、ゲート制御回路の消費電力が増加し、ま
た、GTO自体のゲート損失が増加するので、
GTOのゲート制御回路はアバランシエ電流を流
さないような構成となつている。

即ち、通常のゲート制御回路では、カソード・
ゲート電圧が上記耐圧以下になるように設定され
ている。例えば、直流電源３の電圧を100Vとし
た場合、第２の１次巻線２₁₂と２次巻線２₂の巻
数比をほぼ５：１とし、２次巻線２₂の誘起電圧
が上記耐圧の20Vを越えないようにして、アバラ
ンシエ電流の発生を阻止している。

このように従来のゲート制御回路は、アバラン
シエ電流を流さないようにするためターンオフ時
のパルストランスの出力電圧が例えば20V程度に
規制されており、またパルストランスの２つの１
次巻線は巻数が同一となつているために、ターン
オン時のパルストランスの出力電圧も同様に20V
程度となり、オンゲート電流の立上りを急峻にで
きないという欠点がある。オンゲート電流の立上
に時間はゲートターンオフサイリスタ１と抵抗７
の通流経路に含まれるインダクタンスをＬ、抵抗
７の抵抗値をＲとすると、Ｌ／Ｒとなる。そのた
め、立上りを急峻にするためには、Ｒを大きくす
る必要がある。ところが、抵抗７の抵抗値Ｒはパ
ルストランス２の出力電圧とGTO１の通流する
オンゲート電流の値で定まるため、パルストラン
ス２の出力電圧が低いと抵抗７の抵抗値Ｒを大き
くすることができない。したがつて、パルストラ
ンス２の出力電圧が低いと、オンゲート電流の立
上りを急峻にすることができず、GTO１のター
ンオンが遅くなる欠点がある。

またGTOを用いたパルス幅変調方式のインバ
ータにおいては、GTO最小オン時間及び最小オ
フ時間をできるだけ小さくすることが、インバー
タの性能アツプの面から強く望まれているが、そ
のうちの一方であるGTOの最小オン時間は従来
のゲート制御回路の場合ターンオン用のトランジ
スタ４のオン時間t₁で規制され、それ以下にする
ことはできない。従来上記トランジスタ４のオン
時間t₁は、前述のように、パルストランスのリセ
ツトを行うだけの時間に設定されており、ターン
オンに必要なオンゲート電流の通流時間t₂より２
〜３倍も長くなつている。このように従来のゲー
ト制御回路は、GTOのターンオンに要する時間
t₂がGTOの最小オン時間（ほぼt₁）よりかなり小
さいにもかかわらず、その最小オン時間を小さく
できないという欠点がある。

本発明の目的は、上記した従来技術の欠点をな
くし、GTOのターンオンを早くでき、しかも、
GTOの最小オン時間を小さくできるGTOのゲー
ト制御回路を提供するにある。

この目的を達成するために、本発明は、ターン
オンとターンオフ用の２つの１次巻線と共通の２
次巻線とを有する１個のパルストランスを備えた
GTOのゲート制御回路において、ターンオフ用
の第２の１次巻線と２次巻線の巻数比は従来同様
アバランシエ電流が流れない程度の巻数比とし、
ターンオン用の第１の１次巻線の巻数を前記第２
の１次巻線の巻数より少なくして、ターンオン時
のパルストランスの出力電圧を高くしたことを特
徴とする。

以下、本発明の一実施例を第４図を参照して詳
細に説明する。

第４図において、１はGTO、３は直流電源、
４はターンオン用のトランジスタ、５はターンオ
フ用のトランジスタ、１０はオフゲート電流を通
流するサイリスタ、１１はそのアノードフアイヤ
リング回路、１２は広幅オンゲート回路で、これ
らは従来と同じものである。この実施例が従来と
異なるのは、パルストランス１３の第１の１次巻
線１３₁₁の巻数を第２の１次巻線１３₁₂の巻数よ
り少なくしたことと、オンゲート電流を通流する
回路をダイオード１４と従来より抵抗値の大きな
抵抗１５で構成したことである。

パルストランス１３の第２の１次巻線１３₁₂と
２次巻線１３₁₂の巻数は従来同様であり、例えば
電源３の電圧が100Vである場合その巻数比は
５：１になつている。これによりアバランシエ電
流の発生を阻止しているわけである。一方、第１
の１次巻線１３₁₁の巻数は上記のようにして定め
られた第２の１次巻線１３₁₂の巻数より少なくし
てある。例えば、第１の１次巻数１３₁₁の巻数を
第２の１次巻線１３₁₂の２分の１にすると、第２
の１次巻線１３₁₂と２次巻線１３₂との巻数比
５：１の場合、第１の１次巻線１３₁₁と２次巻線
１３₂との巻数比は2.5：１となる。このようにす
ると、ターンオン時のパルストランスの出力電圧
が従来の２倍になり、抵抗１５の抵抗値を従来の
２倍にすることができるから、立上りの急峻なオ
ンゲート電流が得られ、GTO１のターンオンを
早くすることができる。また、直流電源３の電圧
をＶ、パルストランス１３のリセツト時間をｔ、
パルストランス１３の第１の１次巻線１３₁₁の巻
数をｎ、鉄心の断面積をＳ、鉄心の磁束密度をＢ
とすると、リセツト時間ｔは次式で与えられる。

ｔ＝ｎ・Ｓ・Ｂ／Ｖ この式より明らかなように、パルストランス１
３のリセツト時間ｔは第１の１次巻線１３₁₁の巻
数に比例するので、この巻数が２分の１になれ
ば、リセツト時間も半分で済むことになり、した
がつてターンオン用トランジスタ４のオン時間も
従来の２分の１にすることができ、GTOの最小
オン時間を大幅に短縮することができる。さらに
トランジスタ４のオン時間が２分の１になれば、
これはオンゲート電流の必要最小限の通流時間に
近くなるから、従来この通流時間を設定していた
第２図におけるトランジスタ６、抵抗８及びコン
デンサ９は不要となり、これらをダイオード１４
で置き替えられるので、回路が簡素化される。

第５図は上記実施例の回路の各部の波形図であ
る。ターンオフ用トランジスタ５のオン時間t₃は
従来と同様であるが、ターンオン用トランジスタ
４のオン時間t₁はt₃の２分の１になつており、ま
た、オンゲート電流i₁の立上りが急峻になつてい
ることを示している。

上記実施例では、主として第１の１次巻線１３
₁₁と第２の１次巻線１３₁₂との巻数比が１：２の
場合について説明したが、この巻数比は１：２に
限定されるものではなく、第１の１次巻線の巻数
を第２の１次巻線の巻数より少なくすることはす
べて本発明の範囲である。ただし、この巻数比
は、好ましくは、必要最小限のオンゲート電流の
通流時間（第２図のt₂に相当する時間）とオフゲ
ート電流の通流時間t₃の比に等しくするか、ほぼ
それに近い値とした方がよい。このようにすれ
ば、オンゲート電流の通流時間を設定するための
トランジスタ、抵抗、コンデンサを省略し、これ
らを１個のダイオードで置き替えられるからであ
る。もちろん本発明は上記トランジスタ等を省略
することが主目的ではないから、これらの部品は
従来と同様に使用しても何等差支えない。

以上説明したように本発明によれば、ターンオ
ン時のパルストランスの出力電圧が高くなり、オ
ンゲート電流の立上りが急峻になるので、GTO
のターンオンが早くなると共に、ターンオンの際
パルストランスの第１の１次巻線に電圧を印加す
る時間が短かくなるので、GTOの最小オン時間
を短縮することができる利点がある。

【図面の簡単な説明】

第１図は従来のGTOのゲート制御回路の一例
を示す回路図、第２図イ〜ヘは同回路における各
部の波形図、第３図はGTOのターンオフ時の各
部の波形図、第４図は本発明のGTOのゲート制
御回路の一実施例を示す回路図、第５図イ〜ハは
同回路における各部の波形図である。 １……GTO（ゲートターンオフサイリスタ）、
３……直流電源、４……ターンオン用トランジス
タ、５……ターンオフ用トランジスタ、１０……
オフゲート電流通流用サイリスタ、１３……パル
ストランス、１３₁₁……第１の１次巻線、１３₁₂
……第２の１次巻線、１３₂……２次巻線、１４
……オンゲート電流通流用ダイオード、１５……
抵抗。

Claims (1)

1. 【特許請求の範囲】 １ ゲートターンオフサイリスタをターンオンさ
   せるオンゲート電流と、ターンオフさせるオフゲ
   ート電流を通流する１個のパルストランスを備
   え、このパルストランスは、前記オンゲート電流
   を通流する第１の１次巻線と、前記オフゲート電
   流を通流する第２の１次巻線と、前記ゲートター
   ンオフサイリスタのゲート・カソード回路に接続
   され前記オンゲート電流及びオフゲート電流の通
   流に共通な２次巻線を有し、かつ前記第１の１次
   巻線と前記第２の１次巻線に接続されてこれらの
   各１次巻線に前記オンゲート電流と前記オフゲー
   ト電流を供給する共通な直流電源と、前記第１の
   １次巻線に接続されて前記オンゲート電流をオン
   オフする第１のスイツチング素子と、前記第２の
   １次巻線に接続されて前記オフゲート電流をオン
   オフする第２のスイツチング素子と、これらの各
   スイツチング素子のオンオフを制御するスイツチ
   ング素子制御手段とを備えたものにおいて、前記
   第１の１次巻線の巻数を前記第２の１次巻線の巻
   数より少なくし、前記スイツチング素子制御手段
   により前記第１のスイツチング素子のオン時間を
   前記第２のスイツチング素子のオン時間より短か
   く設定したことを特徴とするゲートターンオフサ
   イリスタのゲート制御回路。 ２ 特許請求の範囲第１項において、前記第１の
   １次巻線の巻数と前記第２の１次巻線の巻数の比
   を、前記第１のスイツチング素子のオン時間と前
   記第２のスイツチング素子のオン時間の比に応じ
   た値にしたことを特徴とするゲートターンオフサ
   イリスタのゲート制御回路。