JPH0223112Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案は、シリコン制御整流素子のスイツチン
グ回路に関するもので、シリコン制御整流素子の
ターン・オフ時における転流サージの発生を防止
することを目的としたものである。

従来のシリコン制御整流素子（以下、簡単のた
め単にサイリスタと記す）スイツチング回路は、
２個のサイリスタを並列接続し、この２個のサイ
リスタの間にコンデンサを挿入接続して構成され
ており、前記２個のサイリスタに、交互にゲート
信号を加え、一方のサイリスタのオフ動作を、他
方のサイリスタのオン動作によつて生じる転流サ
ージとコンデンサ充電の時定数とにより達成する
ものとなつている。

このように、従来のサイリスタのスイツチング
回路は、転流サージを利用するものであるので、
他方のサイリスタのオン時に大きな電流サージを
生じることになり、このためサイリスタのdi／dt
定格の点に関する設計に充分な注意を要すること
になる。

また、回路内に、負荷とコンデンサとによる時
定数を持つため、発振波形にシヤープさがなくな
つてしまう。

さらに、サイリスタのオフ動作時に大きな電気
エネルギーが損失されることになる。

またさらに、スイツチングの良否は、サイリス
タのオフ動作の良否によつて決まるが、このサイ
リスタのオフ動作の良否は、トランスを通しての
負荷とコンデンサとの時定数により決まるため、
設計が難しくなつている。

このように、従来のサイリスタのスイツチング
回路は、種々の不都合を持つているのであるが、
これらの不都合の基本的な原因は、従来のサイリ
スタのターン・オフが時定数を利用しての発振動
作を利用していることにある。

本考案は、上記した従来例における欠点および
問題点を解消すべく考案されたもので、トランス
のバツクターンによる逆電圧と、トランジスタの
コレクタ・エミツタ間の電圧降下との関係を利用
して構成したものである。

以下、本考案の一実施例を図面に従つて説明す
る。

本考案は、２次コイル６に負荷７を接続したト
ランス３の１次コイルに接続されるサイリスタ１
のスイツチング回路に関するもので、トランス３
の１次コイルを巻数の大きい第１の１次コイル４
と巻数の少ない第２の１次コイルである３次コイ
ル５とを逆向きに直列接続して構成し、この３次
コイル５にサイリスタ１を直列に接続し、３次コ
イル５とサイリスタ１との直列回路と並列にトラ
ンジスタ２を接続した構成となつている。

第１の１次コイル４と３次コイル５との巻数の
比率は特に限定されるものではなく、要は３次コ
イル５におけるトランジスタ２導通時の誘起電圧
が、サイリスタ１を確実にターン・オフできる電
圧値を誘起させることができる巻数であれば良い
のである。

次に図示した実施例の動作を順に説明する。

サイリスタ１のゲートにゲート信号が与えられ
てサイリスタ１がオンすると、第１の１次コイル
４による誘起電圧によつて、第１の１次コイル４
から３次コイル５そしてサイリスタ１を通る一点
鎖線で示した経路に主電流が流れて、負荷７を
駆動する。

この状態からトランジスタ２のベースに導通用
のパルス信号が入力されて、トランジスタ２がパ
ルス的に動作して導通すると、このトランジスタ
２に第１の１次コイル４からの電流が流れる。

これにより、３次コイル５は、第１の１次コイ
ル４および２次コイル６に対して、その巻数が非
常に少なく、かつ逆巻となつているので、３次コ
イル５に、サイリスタ１側を（＋）、第１の１次
コイル４側を（−）とする電圧が誘起され、３次
コイル５からトランジスタ２、サイリスタ１そし
て３次コイル５の細線で示した電流経路が生じ
て、これによりサイリスタ１は一時的にターン・
オフする。

すなわち、トランジスタ２の導通により、それ
まで径路を流れていた主電流は、第１の１次コ
イル４からトランジスタ２を通る点線で示した径
路を通つて流れるため、第１の１次コイル４の
作用により、３次コイル５に電源電圧Vdに対し
て（Vd／ｎ）の電圧が径路の方向とは反対方
向に誘起される。

この時、トランジスタ２の動作が、飽和領域内
であれば、トランジスタ２のエミツタ・コレクタ
間の電圧V1はほぼ１〜２（Ｖ）となるため、サイ
リスタ１のアノード電圧Vaは、Va≦０となつ
て、サイリスタ１は前記した如く１時的にオフす
る。

この状態がサイリスタ１のターン・オフ時間以
上持続されれば、サイリスタ１は完全にオフ状態
となる。

このように、本考案によるサイリスタ１のスイ
ツチング回路は、３次コイル５に貯えられた電磁
エネルギーを利用してサイリスタ１をオフ状態と
するので、転流サージ電流を発生させることがな
く、これによつてサイリスタ１に要求される耐逆
電圧定格を大幅に小さくできる。

また、サイリスタ１のスイツチングの可否は、
第１の１次コイル４と３次コイル５との巻数比だ
けによつて、実質的には３次コイル５の巻数だけ
によつて決まるため、回路の設計が容易となる。

そして、サイリスタ１のターン・オフに消費さ
れる電力もトランス３を通して負荷７に加えられ
るので、回路における電力の損失が極めて少なく
てすむことになる。

さらに、回路内に時定数回路を持たないので、
シヤープな方形波によるサイリスタ１のスイツチ
ング動作が達成されることになり、サイリスタ１
のターン・オフを時間遅れの無い状態で達成でき
ることになる。

またさらに、負荷７駆動時の電気エネルギーの
大半を、耐量性に優れているサイリスタ１により
制御させ、このサイリスタ１をオフするための電
気エネルギーを、高周波特性の優れたトランジス
タ２により制御させるので、回路中に使用されて
いる半導体素子の安全性を大幅に高めている。

以上の説明から明らかなように、本考案による
サイリスタのスイツチング回路は、回路中に使用
されている半導体素子の定格を小さくすることが
できるばかりでなく、その安全性を大幅に高める
ことができ、また単に３次コイルの巻数を設定す
るだけで良いので、その設計が容易でかつ正確に
達成することができ、さらに回路における電気エ
ネルギーの損失が極めて少ない等多くの優れた効
果を有するものである。

【図面の簡単な説明】

図面は、本考案の一実施例を示す電気回路図で
ある。 符号の説明、１；サイリスタ、２；トランジス
タ、３；トランス、４；第１の１次コイル、５；
３次コイル、６；２次コイル、７；負荷、，
，；径路。

Claims (1)

【実用新案登録請求の範囲】
1. ２次コイル６に負荷７を接続したトランス３の
   １次コイルを巻数の多い第１の１次コイル４と巻
   数の少ない第２の１次コイルである３欠コイル５
   とを逆向きに直列接続して構成し、該３次コイル
   ５にシリコン制御整流素子１を直列接続し、前記
   ３次コイル５とシリコン制御整流素子１との直列
   回路と並列にトランジスタ２を接続して成るシリ
   コン制御整流素子のスイツチング回路。