JPH02234238A - 実行ブレーク制御回路 - Google Patents
実行ブレーク制御回路Info
- Publication number
- JPH02234238A JPH02234238A JP1055831A JP5583189A JPH02234238A JP H02234238 A JPH02234238 A JP H02234238A JP 1055831 A JP1055831 A JP 1055831A JP 5583189 A JP5583189 A JP 5583189A JP H02234238 A JPH02234238 A JP H02234238A
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- JP
- Japan
- Prior art keywords
- break
- signal
- cpu
- comparator
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 22
- 230000005764 inhibitory process Effects 0.000 abstract 1
- 238000003780 insertion Methods 0.000 description 9
- 230000037431 insertion Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
この発明は、被試験器上のマイクロプロセッサ（ｃｐｕ
）の動きをエミュレートして、被試験器上のプログラム
《ターゲットプログラム》をデバーノグするインサーキ
ットエミュレータにおいて、特にターゲットプログラム
を実行開始直後の１命令だけを実行ブレーク禁止とする
ための制御回路に関するものである． （ｂ）従来技術と問題点 次に、第２図を参照して従来技術の構成を説明する． インサーキットエミュレータの主要な機能の一つに実行
ブレーク機能がある．これは、第２図のように検出部１
がターゲットＣＰＵ３の命令フエッチアドレスをモニタ
し、これがあらかじめ設定されたブレークポイントアド
レスと一致した場合に、データパスバッファ４をデイセ
ーブルとしてターゲットＣＰＵ３のデータバス１３を実
機５と切離すとともに、ブレーク命令挿入部２のバツフ
ァ２ＢをイネープルすることによってターゲットＣＰＵ
３に特定のブレーク命令２Ａを読み込ませ、ブレークポ
イントの命令を実行しようとしたときにプレークさせる
機能である． 検出部１はブレークポイントを検出する．ブレーク命令
２Ａとしては、ターゲットＣＰＵ３の種類によってＩＮ
Ｔ命令、ＴＲＡＰ命令または未定義命令などが利用され
る． ここで注意することは、実行ブレークによる夕一ゲット
プログラム停止時は、ブレークポイント上の命令を実行
する前にブレークすることである．すなわち、ターゲッ
トプログラム走行中にブレークポイントで停止した後、
再度ターゲットプログラムの続きを実行させようとして
も、ブレークポイントの設定されたアドレスからの再実
行となるため、ターゲットプログラムを何も実行しない
うちに再度ブレークしてしまうことになる．そのような
ことを防ぐため、プログラム実行直後の１命令に限り実
行ブレークを禁止する必要がある． そのための従来技術の１つの例としてはターゲットプロ
グラム実行にあたり先頭の１命令だけステップ実行させ
、その後ＲＵＮ実行させる方法がある．この方法はソフ
トウェアだけで簡単に実現できるメリットがあるが、次
のような問題がある．（ア）最初の命令実行から次の命
令実行までの時間が長く、リアルタイムに動作しない．
（イ）最初の命令実行分がリアルタイムトレースメモリ
に記憶されない． 他の従来技術として、第３図の回路構成のものがある． ターゲットＣＰＬｌ３のアドレス・ステータスバス１１
をコンパレータＩＢでモニタし、ブレーク検出信号１２
Ａを出す．同時に、先頭命令検出部ＩＡ″ｃ′ＲＵＮ直
後の先頭命令フェックサイクルであることを示す先頭フ
ェッチ信号１５を出す．コンパレータＩＢは、ブレーク
検出用である．信号１２Ａ・・ｌ５をゲート回路ＩＣに
入れることにより、先頭フェッチサイクルではマスクさ
れアクティブにならないブレーク挿入信号１２Ｂが出る
． 信号１２Ｂは、第２図のイネーブル／ディぷブル制御信
号１２として、ブレーク命令挿入部２、データパスバッ
ファ４を制御する． 先頭命令検出部ＩＡの例として、第４図の楕成が考えら
れる．すなわち、ターゲットプログラム開始指示用のＲ
ＵＮ信号１４をフリップフ口ップ１Ａでラッチする． このときラッチクロックとして、ＣＰＵ３がバスサイク
ルを実行中であることを示すデータストローブ信号ＤＳ
の後のエッジを使うことにより、ＲＵＮ直後の１バスサ
イクルまでは先頭フェッチ信号がＨとなり、２番目以降
のバスサイクルではＬとすることができる． しかし、このような構成とした場合、ブレーク検出コン
バレータＩＢの後に更にゲートが１段通ることになるな
め、ブレーク判定時間が１０ｎｓ程度余分にかかること
になり第５図のタイムチャートのようにＣＰＵの動作ク
ロックが高速になると処理が間に合わなくなるという問
題がある．第５図は第３図のタイムチャートである．第
５図イの時間Ｔ，はコンバレータＩＢの遅れ時間であり
、第５図ウの時間Ｔ２はゲート回路ＩＣの遅れ時間であ
る． 第５図工の時間Ｔ３はブレーク命令挿入部２Ａの遅れ時
間であり、第５図オの時間Ｔ４は第５図工の時間Ｔ３に
対し間に合わない時間である．（Ｃ）発明の目的 先頭フェッチ信号を、ＣＰＵ３からのアドレス信号等と
同様にブレーク検出コンパレー夕の入力に接続すること
により、ゲート回路ＩＣを省略しブレーク検出信号をそ
のままブレーク挿入信号として利用できるようにする．
これによりゲート回路ＩＣでの遅延時間をなくすことが
できる．（ｄ）発明の実施例 次に、第１図を参照してこの発明の実施例の楕成を説明
する． 先頭命令検出部ＩＡは第３図のＩＡと同じものであり、
例えば第４図のような構成になっている．この検出部Ｉ
Ａで生成された先頭フェッチ信号ｌ５はコンバレータＩ
Ｂの入力の１本に接続される． コンパレータＩＢの他の入力には、ＣＰＵ３からのアド
レス・ステータスバス１１が接続される．コンバレータ
ＩＢはあらかじめ設定されたブレークポイント情報と入
力信号を比較し、一致した場合にブレーク検出信号１２
Ａを出す． 信号１２Ａは第２図のイネーブル／デイセーブル制御信
号１２としてブレーク命令挿入部２のバッファ２Ｂとデ
ータパスバッファ４を制御する．第１図のコンパレータ
ＩＢには、あらかじめブレークポイント情報を設定して
おくが、その際に先頭フェッチ信号１５の接続された入
力端子は「Ｌ」で一致するように設定しておく．それに
より、ＲＵＮ直後の最初の命令フェッチでは先頭フェッ
チ信号１５がｒ Ｈ ，であるため、ＣＰＵ３からのア
ドレス・ステータスバスがブレークポイント条件と一致
しても全体として不一致となり、ブレーク検出信号１２
Ａはアクティブにならない． ２回目のフェッチ以降では先頭フェッチ信号１５はｒ
ｌ， 」となるため、他のアドレス・ステータスバス１
ｌがブレークポイント条件と一致したときに全体として
一致となり、ブレーク検出信号１２Ａがアクティブとな
り、ブレーク動作が起こることになる． このように第１図ではコンパレータＩＢの後に余分なゲ
ート回路をおくことなく、先頭命令の禁止制御ができる
ためブレーク検出を高速に行なうことができ、ＣＰＵの
動作クロツクの高速化に対しても追従することができる
． （ｅ）発明の効果 この発明によれば、ブレークポイント検出のための処理
時間がゲート回路分短くてすむため、処理時間に余裕が
でき、動作の安定が図れるとともに、ＣＰＵの動作クロ
ックが速くなってもＩＣＥが追従することができる．
）の動きをエミュレートして、被試験器上のプログラム
《ターゲットプログラム》をデバーノグするインサーキ
ットエミュレータにおいて、特にターゲットプログラム
を実行開始直後の１命令だけを実行ブレーク禁止とする
ための制御回路に関するものである． （ｂ）従来技術と問題点 次に、第２図を参照して従来技術の構成を説明する． インサーキットエミュレータの主要な機能の一つに実行
ブレーク機能がある．これは、第２図のように検出部１
がターゲットＣＰＵ３の命令フエッチアドレスをモニタ
し、これがあらかじめ設定されたブレークポイントアド
レスと一致した場合に、データパスバッファ４をデイセ
ーブルとしてターゲットＣＰＵ３のデータバス１３を実
機５と切離すとともに、ブレーク命令挿入部２のバツフ
ァ２ＢをイネープルすることによってターゲットＣＰＵ
３に特定のブレーク命令２Ａを読み込ませ、ブレークポ
イントの命令を実行しようとしたときにプレークさせる
機能である． 検出部１はブレークポイントを検出する．ブレーク命令
２Ａとしては、ターゲットＣＰＵ３の種類によってＩＮ
Ｔ命令、ＴＲＡＰ命令または未定義命令などが利用され
る． ここで注意することは、実行ブレークによる夕一ゲット
プログラム停止時は、ブレークポイント上の命令を実行
する前にブレークすることである．すなわち、ターゲッ
トプログラム走行中にブレークポイントで停止した後、
再度ターゲットプログラムの続きを実行させようとして
も、ブレークポイントの設定されたアドレスからの再実
行となるため、ターゲットプログラムを何も実行しない
うちに再度ブレークしてしまうことになる．そのような
ことを防ぐため、プログラム実行直後の１命令に限り実
行ブレークを禁止する必要がある． そのための従来技術の１つの例としてはターゲットプロ
グラム実行にあたり先頭の１命令だけステップ実行させ
、その後ＲＵＮ実行させる方法がある．この方法はソフ
トウェアだけで簡単に実現できるメリットがあるが、次
のような問題がある．（ア）最初の命令実行から次の命
令実行までの時間が長く、リアルタイムに動作しない．
（イ）最初の命令実行分がリアルタイムトレースメモリ
に記憶されない． 他の従来技術として、第３図の回路構成のものがある． ターゲットＣＰＬｌ３のアドレス・ステータスバス１１
をコンパレータＩＢでモニタし、ブレーク検出信号１２
Ａを出す．同時に、先頭命令検出部ＩＡ″ｃ′ＲＵＮ直
後の先頭命令フェックサイクルであることを示す先頭フ
ェッチ信号１５を出す．コンパレータＩＢは、ブレーク
検出用である．信号１２Ａ・・ｌ５をゲート回路ＩＣに
入れることにより、先頭フェッチサイクルではマスクさ
れアクティブにならないブレーク挿入信号１２Ｂが出る
． 信号１２Ｂは、第２図のイネーブル／ディぷブル制御信
号１２として、ブレーク命令挿入部２、データパスバッ
ファ４を制御する． 先頭命令検出部ＩＡの例として、第４図の楕成が考えら
れる．すなわち、ターゲットプログラム開始指示用のＲ
ＵＮ信号１４をフリップフ口ップ１Ａでラッチする． このときラッチクロックとして、ＣＰＵ３がバスサイク
ルを実行中であることを示すデータストローブ信号ＤＳ
の後のエッジを使うことにより、ＲＵＮ直後の１バスサ
イクルまでは先頭フェッチ信号がＨとなり、２番目以降
のバスサイクルではＬとすることができる． しかし、このような構成とした場合、ブレーク検出コン
バレータＩＢの後に更にゲートが１段通ることになるな
め、ブレーク判定時間が１０ｎｓ程度余分にかかること
になり第５図のタイムチャートのようにＣＰＵの動作ク
ロックが高速になると処理が間に合わなくなるという問
題がある．第５図は第３図のタイムチャートである．第
５図イの時間Ｔ，はコンバレータＩＢの遅れ時間であり
、第５図ウの時間Ｔ２はゲート回路ＩＣの遅れ時間であ
る． 第５図工の時間Ｔ３はブレーク命令挿入部２Ａの遅れ時
間であり、第５図オの時間Ｔ４は第５図工の時間Ｔ３に
対し間に合わない時間である．（Ｃ）発明の目的 先頭フェッチ信号を、ＣＰＵ３からのアドレス信号等と
同様にブレーク検出コンパレー夕の入力に接続すること
により、ゲート回路ＩＣを省略しブレーク検出信号をそ
のままブレーク挿入信号として利用できるようにする．
これによりゲート回路ＩＣでの遅延時間をなくすことが
できる．（ｄ）発明の実施例 次に、第１図を参照してこの発明の実施例の楕成を説明
する． 先頭命令検出部ＩＡは第３図のＩＡと同じものであり、
例えば第４図のような構成になっている．この検出部Ｉ
Ａで生成された先頭フェッチ信号ｌ５はコンバレータＩ
Ｂの入力の１本に接続される． コンパレータＩＢの他の入力には、ＣＰＵ３からのアド
レス・ステータスバス１１が接続される．コンバレータ
ＩＢはあらかじめ設定されたブレークポイント情報と入
力信号を比較し、一致した場合にブレーク検出信号１２
Ａを出す． 信号１２Ａは第２図のイネーブル／デイセーブル制御信
号１２としてブレーク命令挿入部２のバッファ２Ｂとデ
ータパスバッファ４を制御する．第１図のコンパレータ
ＩＢには、あらかじめブレークポイント情報を設定して
おくが、その際に先頭フェッチ信号１５の接続された入
力端子は「Ｌ」で一致するように設定しておく．それに
より、ＲＵＮ直後の最初の命令フェッチでは先頭フェッ
チ信号１５がｒ Ｈ ，であるため、ＣＰＵ３からのア
ドレス・ステータスバスがブレークポイント条件と一致
しても全体として不一致となり、ブレーク検出信号１２
Ａはアクティブにならない． ２回目のフェッチ以降では先頭フェッチ信号１５はｒ
ｌ， 」となるため、他のアドレス・ステータスバス１
ｌがブレークポイント条件と一致したときに全体として
一致となり、ブレーク検出信号１２Ａがアクティブとな
り、ブレーク動作が起こることになる． このように第１図ではコンパレータＩＢの後に余分なゲ
ート回路をおくことなく、先頭命令の禁止制御ができる
ためブレーク検出を高速に行なうことができ、ＣＰＵの
動作クロツクの高速化に対しても追従することができる
． （ｅ）発明の効果 この発明によれば、ブレークポイント検出のための処理
時間がゲート回路分短くてすむため、処理時間に余裕が
でき、動作の安定が図れるとともに、ＣＰＵの動作クロ
ックが速くなってもＩＣＥが追従することができる．
第１図はこの発明による実施例の構成図、第２図は従来
技術の構成説図、第３図は他の従来技術の構成説明図、
第４図は先頭命令検出部ＩＡの構成図、第５図は第３図
のタイムチャートである．１・・・−・・検出部、ＩＡ
・・・・・・先頭命令検出部、１Ｂ・・−・−・コンパ
レータ、２・・・・・・ブレーク命令挿入部、３・−・
・・・ターゲットＣＰＵ、４・・・・・・データパスバ
ッファ、５−・・・・・実機、１１・・・・・・アドレ
ス・ステータスバス、１２・−・・−・イネーブル／デ
イセープル、１２Ａ・・・・・・ブレーク検出信、１２
Ｂ・・−・・・ブレーク挿入信号、１３・・・・・・デ
ータパス、１４・・・・・・ＲＵＮ信゜号、１５・・・
・・・先頭フェッチ検出信号．第 図
技術の構成説図、第３図は他の従来技術の構成説明図、
第４図は先頭命令検出部ＩＡの構成図、第５図は第３図
のタイムチャートである．１・・・−・・検出部、ＩＡ
・・・・・・先頭命令検出部、１Ｂ・・−・−・コンパ
レータ、２・・・・・・ブレーク命令挿入部、３・−・
・・・ターゲットＣＰＵ、４・・・・・・データパスバ
ッファ、５−・・・・・実機、１１・・・・・・アドレ
ス・ステータスバス、１２・−・・−・イネーブル／デ
イセープル、１２Ａ・・・・・・ブレーク検出信、１２
Ｂ・・−・・・ブレーク挿入信号、１３・・・・・・デ
ータパス、１４・・・・・・ＲＵＮ信゜号、１５・・・
・・・先頭フェッチ検出信号．第 図
Claims (1)
- 【特許請求の範囲】 １、ＩＣＥの指示でＣＰＵがターゲットプログラムを実
行する際に、最初の命令フェッチであることを検出し、
先頭フェッチ信号（１５）を出す先頭命令検出部（１Ａ
）と、 先頭フェッチ信号（１５）とＣＰＵからのアドレス・ス
テータスバスを入れ、あらかじめ設定されたブレークポ
イント情報と比較し、ブレーク検出信号を出すコンパレ
ータ（１Ｂ）を備えることを特徴とする実行ブレーク制
御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1055831A JPH02234238A (ja) | 1989-03-08 | 1989-03-08 | 実行ブレーク制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1055831A JPH02234238A (ja) | 1989-03-08 | 1989-03-08 | 実行ブレーク制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02234238A true JPH02234238A (ja) | 1990-09-17 |
Family
ID=13009921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1055831A Pending JPH02234238A (ja) | 1989-03-08 | 1989-03-08 | 実行ブレーク制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02234238A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59133655A (ja) * | 1983-01-20 | 1984-08-01 | Toshiba Corp | アドレス・ストツプ制御回路 |
-
1989
- 1989-03-08 JP JP1055831A patent/JPH02234238A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59133655A (ja) * | 1983-01-20 | 1984-08-01 | Toshiba Corp | アドレス・ストツプ制御回路 |
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