JPH02234246A - キャッシュ一致処理制御システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はキャッジュ一致処理制御システムに関し、特に
主記憶装置の記＋ＴＡＩｒｒｔ報の一部の写しを格納す
るキャッシュ記憶装置を有する情報処理装置において、
主記憶装置内のデータとキャッシュ記憶装置内のデータ
との一致性を保つためのキャッシュ一致処理制御システ
ムに関する． 乱米弦逝 従来のこの様なキャッシュ一致処理制御システムのブロ
ック図を第２図に示す．命令取出し用キャッシュ部１は
命令データを保持しており、同期をとるためのバッファ
レジスタ１１と、データの所在を示すアドレスアレイ１
２と、命令を保持ずるデータアレイ１３とを含んでいる
．また、一致処理に必要なアドレスアレイ１２のコピー
を保持する別のアドレスアレイ３２と、同期をとるため
のバッファレジスタ３１ａと、このバッファレジスタ３
１ａのアドレスとこのアドレスによりアドレスアレイ３
２から続出されたアドレスとを比較する比較回路３４と
、この比較結果を格納するバッファレジスタ３６とを含
んでいる． オペランド取出し用キャッシュ部２はオペランドデータ
を保持しており、同期をとるためのバツアアレジスタ２
１と、データの所在を示すアドレスアレイ２２と、オペ
ランドを保持するデータアレイ２３とを含んでいる．ｔ
た、一致処理に必要なアドレスアレイ２２のコピーを保
持する別のアドレスアレイ３３と、同期をとるためのバ
ッファレジスタ３ｌｂと、このバッファレジスタ３ｌｂ
のアドレスとこのアドレスによりアドレスアレイ３３か
ら読出されたアドレスとを比較する比較回路３５と、こ
の比較結果を格納するバッファレジスタ３７とを含んで
いる． 一致処理要求アドレスのバッファ部６は、同期をとるた
めのバッファレジスタ６１と、先行する一致処理要求が
あった場合にその要求が処理されるまでに一時的にそれ
を保持しておくための一致処理バッファ６２とを有する
． 一致処理要求制御回Ｆ＃１７は一致処理要求アドレスバ
ッファ部６を制御すると共に、命令キャッシュ制御回路
８及びオペランドキャッシュ制御回路９を制御する． かかる横成において、リクエストがリクエストアドレス
の池に制御信号を件って送られてくると、先ず一致処理
用のバッファ６２に一時蓄積された先行する一致処理リ
クエストが存在しなければ、命令取出し用キャッシュ部
１及び命令キャッシュ制御回路８と、更にはオペランド
取出し用キャッシュ部２及びオペランドキャッシュ制御
回路つとに、当該リクエストが送出される．これにより
命令キャッシュ部及びオペランドキャッシュ部の各々に
おいて個別に一致処理が行われるようになっている． この様な従来の一致処理制御システムでは、致処理要求
に応答して命令キャッシュ及びオペランドキャッシュの
２つに分離されたキャッシュ部１，２にリクエストが送
出され、各々の制御回路８．９とアドレスのコピーのキ
ャッシュとにより一致処理が行われる楕成であるので、
制御論理が全く同一の２つの回路を必要とし、ハードウ
ェア址の増加となってコストアップの要因となっている
． 北ユレとｌ煎 本発明の目的は．ハードウエア址の増加を抑止してコス
トアップの低減を図ったキャッシュ一致処理制御システ
ムを提供することである．先肌豊亙羞 本発明によれば、主記憶装置と、この主記憶装置の記憶
内容の一部の写しを格納する命令キャッシュ及びオペラ
ンドキャッシュと、これ等主記憶装置と命令キャッシュ
及びオペランドキャッシュとの間の情報の一致性を保つ
ための一致処理制御手段とを有する情報処理装置におけ
るキャッシュ一致処理制御システムであって、前記命令
キャッシュ及びオペランドキャッシュの両アドレスを一
括して保持するアドレスアレイを設け、一致処理要求に
応答して、前記アドレスアレイに要求されているアドレ
スが格納されているか否かを検出して、格納されていれ
ば一致処理を行う一致処理制御手段を、前記命令キャッ
シュ及び前記オペランドキャッシュに共通に設けたこと
を特徴とするキャッシュ一致処理制御システムが得られ
る．Ｋ隻週 次に本発明の実施例について図面を参照して説明する． 第１図は本発明の一実施例のブロック図である。

１は命令取出し用キャッシュ部であり命令を保持してい
る．１１は同期をとるためのバッファレジスタ、１２は
データの所在を示すアドレスアレイであり、１３は命令
を保持しているデータアレイである。２はオペランド取
出し用キャッシュ部でありオペランドを保持している，
２１は同期をとるためのバッファレジスタ、２２はオペ
ランドの所在を示すアドレスアレイであり、２３はオペ
ランドを保持するデータアレイである． ３は一致処理のチェックを行う一致処理制御部である。

３１は同期をとるためのバッファレジスタ、３２は命令
キャッシュのアドレスアレイ１２のコピーであり、３３
はオペランドキャッシュのアドレスアレイ２２のコピー
である２３４及び３５はそれぞれ一致処理を要求された
アドレスがキャッシュ内に存在するかをチェックする比
較回路である．３６及び３７は同期をとるためのバッフ
ァレジスタである， ４は一致処理のチェックを行うための制御をする制御回
路である．５は一致要求が送られてきたときにその要求
の一致処理チェック部への送出を制御するための制御回
路である．６は一致処理要求アドレスのバッファ部であ
る．６１は同期をとるためのバッファレジスタ、６２は
先行する一致処理要求があった場合その要求が処理され
るまで一時的に保持しておくためのバンファである．次
に各部の動作について説明する．まず一致処理要求アド
レスが送られてくると、バッファレジスタ６１を介して
一致処理バッファ６２に書込まれる．同時に一致処理制
御信号が制御回路２に送られて先行する一致処理要求に
より一致処理制御部３で処理が行われている場合には、
そのまま一致処理アドレスを一致処理バッファ６２に蓄
えておいて、次の一致要求を受付け状態にしておく．先
行する処理が行われていなければ、そのアドレスを一致
処理制御部３に送出する．この一連の動作の制御は制御
回路（■）５で行っている．次に命令キャッシュのアド
レスアレイ１２のコビー３２またはオペランドキャッシ
ュのアドレスアレイ２２のコピー３３に該当するアドレ
スがあるか否かがそれぞれ比較回ｔ？４３４．３５によ
りチェックされ、その結果がレジスタ３６．３７へ送ら
れる．該当アドレスが存在しない場合には、次の一致処
理要求を受付け、該当するアドレスか存在する場合はレ
ジスタ３６．３７から一致処理信号を送り、アドレスア
レイのコピー３２．３３の該当アドレスの有効ビットを
無効にする．これら一連の制御は制御回路（■）４で行
う．命令キャッシュ部１またはオペランドキャッシュ部
２に一致処理信号が送られると、レジスタ１ｌまたは２
１に送られたアドレスにより、該当アドレスの有効ビッ
トが然効にされ、一致処理の一行程が終了することにな
る． 里曹レと夾來 以上述べた如く、本発明によれば、命令キャッシュ部及
びオペランドキャッシュ部の両アドレスアレイのコピー
を一括して格納するアドレスアレイ部を設け、この一括
したアドレスアレイ部に共通に一致処理制御部を設ける
ことにより、一致処理制御の二重負荷を半減して、ハー
ドウェア！の削減を可能とするという効果がある．

【図面の簡単な説明】

第１図は本発明の実施例のシステムブロック図、第２図
は従来技術を示すシステムブロック図である． 主要部分の符号の説明 １・・・・・・命令取出し用キャッシュ２・・・・・・
オペランド取出し用キャッシュ３・・・・・・一致処理
制御部 ４．５・・・・・・制御回路 出願人　日本電気株式会社（外１名）

Claims (1)

【特許請求の範囲】
1. （１）主記憶装置と、この主記憶装置の記憶内容の一部
   の写しを格納する命令キャッシュ及びオペランドキャッ
   シュと、これ等主記憶装置と命令キャッシュ及びオペラ
   ンドキャッシュとの間の情報の一致性を保つための一致
   処理制御手段とを有する情報処理装置におけるキャッシ
   ュ一致処理制御システムであって、前記命令キャッシュ
   及びオペランドキャッシュの両アドレスを一括して保持
   するアドレスアレイを設け、一致処理要求に応答して、
   前記アドレスアレイに要求されているアドレスが格納さ
   れているか否かを検出して、格納されていれば一致処理
   を行う一致処理制御手段を、前記命令キャッシュ及び前
   記オペランドキャッシュに共通に設けたことを特徴とす
   るキャッシュ一致処理制御システム。