JPH0588969A - 部分書き込み処理方式 - Google Patents

Abstract

(57)【要約】 【目的】メモリの無駄な空き時間を減らして効率的に使
用する。 【構成】メモリアクセス中のアドレスを保持するメモリ
アドレスバッファ３１７と、部分書き込みのデータを保
持するメモリ書き込みデータバッファ３１２とメモリア
クセス中のアドレスと要求元のアドレスを比較するアド
レス比較回路３１８とを有し、部分書き込みの処理にお
けるメインメモリへの処理をリードとライトとで独立し
たリクエストとして扱い、要求元からのメモリアクセス
要求のアドレスがアドレス比較回路によりメモリアクセ
ス中のリクエストのアドレスと一致していることが検出
されたら、リクエストの待ち合わせを行うライトデータ
レジスタ３１０およびアドレスレジスタ３１１を設けた
ことを特徴とした部分書き込み処理方式。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は部分書き込み処理方式、
特に演算処理装置、入出力処理装置及びメインメモリに
接続されたメモリアクセス処理装置のメインメモリへの
部分書き込み処理方式に関する。

【０００２】

【従来の技術】従来のこの種の部分書き込み処理方式の
一例を図４に示す。

【０００３】図４においてメモリアクセス処理装置（Ｍ
ＣＵと記す）３０は演算処理装置（ＥＰＵと記す）２
０、入出力装置（ＩＯＰと記す）１０及びメインメモリ
（ＭＭＵと記す）４０と接続されていて、ＥＰＵ２０，
ＩＯＰ１０からのメモリアクセス要求を受け付けて処理
する。

【０００４】本例は、ＥＰＵ２０の性能向上に対応して
ＭＭＵ４０との物理的距離を縮めるためにメモリアクセ
ス処理装置とＭＭＵ４０とを密結合するという近年の傾
向に従っている。すなわち在来のＭＭＵ４０で行ってい
た制御をＭＣＵ３０側で行い両者一体で構成することに
より、アクセスタイムの短縮を図り、ＭＭＵ４０はメモ
リのみの機能にするような構成である。

【０００５】このような構成の場合、ＭＭＵ４０側で行
っていた部分書き込みの処理をＭＣＵ３０とＭＭＵ４０
の両方で行う必要が出てくる。部分書き込みの場合に
は、一度ＭＭＵ４０のデータをＭＣＵ３０内に読みだし
た後、部分書き込みのデータとマージして再びＭＭＵ４
０に書き込み制御が必要となる。ところで、ＭＭＵ４０
は通常いくつかのバンクに分けて構成され、バンクが異
なれば連続してアクセス出来るようになっているため、
上記のような部分書き込みの処理を行った場合、部分書
き込みを行うバンクに対してはその書き込みが終了する
までの時間を連続してビジーとし、後続の同一バンクへ
のアクセスを待ち合わせるように制御される。

【０００６】更に詳しく説明する。

【０００７】ＭＣＵ３０は、ＩＯＰ１０のメモリアクセ
ス要求をＩＯＰライトデータレジスタ３０１とＩＯＰア
ドレスレジスタ３０２で受け取り、ＥＰＵ２０のメモリ
アクセス要求をＥＰＵライトデータレジスタ３０３とＥ
ＰＵアドレスレジスタで受け取る。

【０００８】受け取られたリクエストは、選択回路３０
５，３０６で選択されＭＣＵ３０内のライトデータレジ
スタ３１０とアドレスレジスタ３１１に送られる。

【０００９】バンク４１１に対するアクセスを例に説明
すると、要求元からのリクエストがリードであればリク
エトアドレスをアドレスレジスタ３１１からアドレスレ
ジスタ３１５を通してＭＭＵ４０内の対応するバンクの
メモリアドレスレジスタ４０５に送り、対応するバンク
４１１の内容をリードして選択回路４２１を通してメモ
リリードデータレジスタにセットする。本例ではメモリ
のバンク数を４として図示してある。

【００１０】このデータはリードデータレジスタ３２４
でＭＣＵ３０に受け取られＥＣＣによりエラー訂正回路
３２１でエラー訂正が行われリードデータレジスタ３２
０を通して要求元のＥＰＵ２０またはＩＯＰ１０に返さ
れる。この間、ＭＭＵ４０の対応するバンク（この場合
は４１１）がビジーとなり、後続の同一バンクへのアク
セスは持ち合わされる。

【００１１】また要求元からのリクエストが全書き込み
であれば、アドレス，ライトデータをそれぞれアドレス
レジスタ３１１，ライトレジスタ３１０に受け取り、こ
れらをアドレスレジスタ３１５，ライトデータレジスタ
３１４を通してＭＭＵ４０の対応するバンクのメモリア
ドレスレジスタ４０５及びメモリライトデータレジスタ
４０１に送り、メモリライトを行う。リードの場合と同
様にこの間、対応するバンクがビジーとなる。

【００１２】次に部分書き込みの動作について説明す
る。

【００１３】本例のメモリはそのエラー救済のため、読
みだしワード単位にＥＣＣコードが付加されているた
め、部分書き込みに際しては一度書き込み前の内容を読
みだし、書き込み対象の部分を書き込みデータとマージ
した後再びＥＣＣコードを発生して書き込みを行う必要
がある。

【００１４】部分書き込みの場合、要求元からの部分書
き込みデータは選択回路３０５とライトデータレジスタ
３１０を通してメモリ書き込みデータバッファ３１２内
に格納される。これと平行して要求アドレスのみがアド
レスレジスタ３１１と３１５を通してＭＭＵ４０内の対
応したバンクのメモリアドレスレジスタに送られメモリ
の読みだしが行われる。読みだされたデータはリードの
場合と同様にして、選択回路４２１，メモリリードデー
タレジスタ４２２，リードレジスタ３２４と送られエラ
ー訂正回路３２１で訂正されリードデータレジスタ３２
０にセットされる。

【００１５】この後、部分書き込みデータがメモリ書き
込みデータバッファ３１２から読みだされ、マージ回路
３２２で必要な部分のマージが行われる。差替えの後、
ＥＣＣコード発生回路３２３により新たなＥＣＣコード
が発生され、選択回路３１３ライトデータレジスタ３１
４と送られてＭＭＵ４０内の同じバンクのメモリライト
データレジスタに送られ、書き込みが行われる。以上の
部分書き込みの間、対応するバンクのアドレスはメモリ
アドレスレジスタ４０５に保持され、バンクがビジーと
なり後続の同一バンクへのアクセスは待ち合わされる。

【００１６】

【発明が解決しようとする課題】以上説明した従来の部
分書き込み処理方式では、部分書き込みを行うバンクに
対してはその書き込みが終了するまでの時間を連続して
ビジーとし、後続の同一バンクへのアクセスを待ち合わ
すように制御されていた為、ＭＭＵからＭＣＵへの転送
時間、ＥＣＣ訂正回路による訂正時間、データのマージ
時間及びＥＣＣコードの発生時間がバンクビジーの時間
の中に入ってしまい、本来メモリのビジーでない時間ま
で待ち合わせを行わなければならなくなるので、メモリ
の処理性能が低下するという欠点があった。

【００１７】

【課題を解決するための手段】第１の本発明の部分書き
込み処理方式は、メモリアクセス要求を発生する装置と
メインメモリとに接続され、該メモリアクセス要求を受
け付けてメインメモリの読みだし、全書き込み及び部分
書き込みを処理する部分書き込み処理方式において、メ
モリアクセス中のアドレスを保持するメモリアドレス保
持手段と、前記部分書き込みのデータを保持するメモリ
書き込みデータ保持手段と該メモリアクセス中のアドレ
スと前記要求元のアドレスを比較するアドレス比較手段
とを有し、部分書き込みの処理におけるメインメモリへ
の処理をリードとライトとで独立したリクエストとして
扱い、要求元からのメモリアクセス要求のアドレスが前
記アドレス比較手段によりメモリアクセス中のリクエス
トのアドレスと一致していることが検出されたら、該リ
クエストの持ち合わせを行うリクエスト待ち合わせ手段
を設けたことを特徴とする。

【００１８】第２の本発明の部分書き込み処理方式は、
メモリアクセス要求を発生する装置とメインメモリとに
接続され、該メモリアクセス要求を受け付けてメインメ
モリの読みだし、全書き込み及び部分書き込みを処理す
る部分書き込み処理方式において、要求元のリクエスト
を保持するリクエスト保持手段と、メモリアクセス中の
アドレスを保持するメモリアドレス保持手段と、前記部
分書き込みのデータを保持するメモリ書き込みデータと
該メモリアクセス保持手段中のアドレスと前記要求元の
アドレスを比較するアドレス比較手段と、該アドレス比
較手段によりメモリアクセス中のアドレスと後続の要求
元のアドレスが一致したことを検出したとき後続のメモ
リアクセスリクエストを無効にする無効化手段と、該無
効にされたリクエストを前記リクエスト保持手段から読
みだし、再び処理を行う再開手段とを有し、部分書き込
みの処理においてメインメモリへの処理をリードとライ
トとで独立したリクエストとして扱い、要求元からのメ
モリアクセス要求のアドレスが前記アドレス比較手段に
よりメモリアクセス中の部分書き込みリクエストによる
リードのアドレスと一致していることが検出されたら、
該要求元からのリクエストを前記無効化手段により無効
化し、前記部分書き込みの処理の終了を待ち合わせるリ
クエスト保持手段のいろ待ち合わせを行い前記部分書き
込みの処理が終了したら、前記再開手段により無効にさ
れたリクエストを前記リクエスト保持手段から読みだし
を再び処理することを特徴とする。

【００１９】第３の本発明の部分書き込み処理方式は、
メモリアクセス要求を発生する装置に接続され、該メモ
リアクセス要求を受け付けてメインメモリをアクセスす
る機能を有するメモリアクセス処理装置と該メモリアク
セス制御装置に接続されたメインメモリ装置とから構成
されるメモリアクセスシステムにおける部分書き込み処
理方式において、メモリアクセス装置内には、メインメ
モリから読みだされたデータのエラーを検出、訂正する
ためのエラー検出訂正手段及び書き込みデータを保持す
るメモリ書き込みデータ保持手段と、該書き込みデータ
と、メインメモリから読みだされ前記エラー検出訂正手
段により訂正されたデータとをマージする第１マージ手
段と、該第１マージ手段によりマージされたデータから
メモリのエラー訂正の為の訂正コードを発生する第１訂
正コード発生手段とを有し、また、メインメモリ装置内
には、メインメモリから読みだされたデータと書き込み
データをマージする第２マージ手段と、該第２マージ手
段によりマージされたデータに対して訂正コードを発生
する第２訂正コード発生手段と、前記第２マージ手段及
び前記第２訂正コード発生手段によるマージデータ及び
訂正コードと、前記メモリアクセス処理装置からの書き
込みデータ及び訂正コードのどちらかを選択する書き込
みデータ選択手段とを有し、メインメモリにエラーの無
いときの部分書き込み処理は前記書き込みデータ選択手
段によりメインメモリ内の第２マージ手段及び第２訂正
コード発生手段からの書き込みデータ及び訂正コードに
より行い、前記エーラ検出手段によりメインメモリのデ
ータにエラーが検出されたら前記書き込みデータ選択手
段により部分書き込みデータをメモリアクセス装置側に
切り替えてメインメモリ内での部分書き込みをやめ、メ
モリアクセス制御装置内で生成されたマージデータ及び
訂正コードを用いてメインメモリに対する部分書き込み
を行なうことを特徴とする。

【００２０】

【実施例】次に図１を基に第１の本発明の実施例を説明
するが、メモリに対する読みだし及び前書き込み動作は
従来技術と同様であるので説明を省略する。

【００２１】本実施例による部分書き込みの動作をＥＰ
Ｕ２０からメモリのバンク４１１に対するリクエストを
例に説明する。

【００２２】ＥＰＵ２０から部分書き込みのレクエスト
が送られてくるとそのデータ及びアドレスがそれぞれ選
択回路３０５，３０６で選択されてデータはライトデー
タレジスタ３１０，アドレスはアドレスレジスタ３１１
に送られる。これと平行してメモリアドレスがメモリア
ドレスバッファ３１７に送られて保持され、また書き込
みデータがメモリ書き込みデータバッファ３１２に送ら
れ保持される。このリクエストは部分書き込みである
が、最初はＭＭＵ４０に対しては通常のリードとしてア
ドレスのみが送られる。

【００２３】即ち、アドレスレジスタ３１１から選択回
路３１６とアドレスレジスタ３１５を通してメモリアド
レスレジスタ４０５へ送られデータが読みだされる。読
みだされたデータは選択回路４２１で選択されメモリリ
ードデータレジスタ４２２からリードデータレジスタ３
２４に送られ、エラー訂正回路３２１でエラーがチェッ
クされエラーがあれば同時に訂正されリードデータレジ
スタ３２０へ送られる。

【００２４】次にメモリ書き込みデータバッファ３１２
から部分書き込みのデータが読みだされ、マージ回路３
２２により部分書き込み対象のバイトがリードデータレ
ジスタ３２０の内容と置き替えられ書き込みデータがつ
くられる。この書き込みデータからＥＣＣコード発生回
路３２３により新しいＥＣＣコードが発生され選択回路
３１３，ライトデータレジスタ３１４からＭＭＵ４０の
メモリライトデータレジスタ４０１へ送られる。

【００２５】書き込みデータの送出と平行してメモリア
ドレスバッファ３１７から先に保持されていたメモリア
ドレスが読み出され、選択回路３１６とアドレスレジス
タ３１５を通してＭＭＵ４０内のメモリアドレスレジス
タ４０５に送られ、ＭＣＵ制御回路３３０から書き込み
の指示がＭＭＵ４０内のＭＭＵ制御回路４３０に送られ
バンク４１１への書き込みが行われる。

【００２６】次に上記の部分書き込みの間のメモリのバ
ンクビジーの管理について説明する。

【００２７】最初のメモリリードの処理が開始された時
点でメモリのバンク（本例ではバンク４１１）をリード
のサイクルタイム分だけビジーにする。

【００２８】通常、メモリのリードのサイクルタイムは
そのアクセスタイムと同程度であるため、ライトの処理
が始まる前にそのバンクが空くことになる。この時、す
ぐに、バンクビジーを解除し他のリスエストの処理が可
能であるように制御する。このとき、データの不整合を
防ぐために、後続のリクエストアドレスと現在実行中の
部分書き込みのアドレスをアドレス比較回路３１２によ
り比較し一致していた場合は後続のアクセスを待ち合わ
せるように制御される。従ってバンクが同一でもアドレ
スが異なっていればバンクの空いたあとすぐメモリを使
うことが出来る。

【００２９】図２は第２の本発明の一実施例を示す。本
例は、図１に示した例に対して、再開回路３０７および
無効化回路３１９を設けている点が異なる。

【００３０】無効化回路３１９は、アドレス比較回路３
１８における比較の結果、先行して処理しているリクエ
ストと後続のリクエストとでアドレスが一致した場合
に、その後続のリクエストを無効化する。そして、先行
する同じアドレスへの処理が終了するまで待ち合わせ
る。

【００３１】再開回路３０７は、無効化回路３１９によ
り無効にされたリクエストをＩＯＰライトデータレジス
タ３０１，ＩＯＰアドレスレジスタ３０２又はＥＰＵラ
イトデータレジスタ３０３，ＥＰＵアドレスレジスタ３
０４から読み出し、再び処理を行う。

【００３２】図３は第３の本発明の一実施例を示す。本
例は、図１に示した例に対して、ＭＣＵ３０におけるメ
モリアドレスバッファ３１７，アドレス比較回路３１８
および選択回路３１６が削除され、ＭＭ４０に２つの選
択回路４００，４１５と、マージ回路４１６と、ＥＣＣ
コード発生回路４１７とが追加されている。

【００３３】本例においては、メモリアドレスレジスタ
４０５のアドレスの内容が選択回路４１８，メモリリー
ドレジスタ４２２と読みだされ、マージ回路４１６によ
り書き込みデータとマージされ、ＥＣＣコード発生回路
４１７により訂正コードが付加され選択回路４００を通
して再びメモリライトデータレジスタ４０１に送られ書
き込みがおこなわれる。次にメモリの読みだしデータに
エラーがあった場合の動作について説明する。メモリリ
ードレジスタ４１９に読み出されたデータはマージ回路
４１６の送られるのと同時にＭＣＵ３０のリードデータ
レジスタ３２４にも送られる。この後、エラー検出訂正
回路３２１でエラーの検出訂正が行われる。ここでエラ
ーが検出されるとＭＭＵ制御回路４３０にも送られる。
ＭＭＵ制御回路４３０はその信号を受け取ると、選択回
路４００に対して指示を出し、ＭＭＵ４０内でマージさ
れたデータではなくＭＣＵ３０側のデータを選ぶように
コントロールされる。

【００３４】一方、ＭＣＵ３０側では先のエラーデータ
をエラー訂正回路３２１で訂正し、メモリ書き込みデー
タバッファ３１２に保持されている部分書き込みデータ
とマージ回路３２２でマージし、そのマージされたデー
タに基づいてＥＣＣコード発生回路３２３で訂正コード
を付加し選択回路３１３，ライトデータレジスタ３１４
を通してＭＭＵ４０の選択回路４００に送る。この後バ
ンクへの書き込みが行われる。

【００３５】

【発明の効果】以上説明したように第１の本発明は、先
行して処理している部分書き込みのリクエストアドレス
と後続のリクエストアドレスとを比較する手段と、この
比較結果が一致したら後続の処理を待ち合わせる手段と
を用意して、部分書き込みの処理をＭＭＵへのリードと
ライトに分けて処理し、それぞれ独立したリクエストと
してメモリのバンクビジーを管理することとしたため、
メモリの無駄な空き時間を減らし効率よく使うことによ
ってメモリの処理性能を向上させるという効果がある。

【００３６】また、第２の本発明は、先行して処理して
いる部分書き込みのリクエストアドレスと後続のリクエ
ストアドレスとを比較する手段と、この比較結果が一致
したら後続の処理を無効書し先行する同一アドレスの処
理が終了するまで待ち合わせる手段とを用意して、部分
書き込みの処理をＭＭＵへのリードとライトに分けて処
理し、それぞれ独立したレクエストとしてメモリのバン
クビジーを管理することとしたため、メモリ無駄に空き
時間を減らし効率よく使うことによってメモリの処理性
能を向上させるという効果がある。

【００３７】また、第３の本発明は、メモリアクセス制
御装置にはメモリデータのエラー検出訂正回路、部分書
き込みのためのマージ回路及びマージ後のデータに対す
るエラーコードの発生回路を用意し、またＭＭＵには部
分書き込みの為のマージ回路及び訂正コードの発生回路
のみを用意してエラーが無いときにはＭＭＵ側でマージ
を行い、エラーが発生した時にのみメモリアクセス処理
装置の訂正回路によりエラーを訂正しそのデータにより
エラーコードを発生し、部分書き込みを行うこととした
ため、ＭＭＵのみで部分書き込みを行う場合に比べて部
分書き込みを行うこととしたあめ、ＭＭＵのみで部分書
き込みを行う場合に比べて部分書き込みの処理サイクル
を速くすることができるという効果がある。

【図面の簡単な説明】

【図１】第１の本発明の一実施例を示す。

【図２】第２の本発明の一実施例を示す。

【図３】第３の本発明の一実施例を示す。

【図４】従来の一例を示す。

【符号の説明】

１０ 入出力処理装置（ＩＯＰ） ２０ 演算処理装置（ＥＰＵ） ３０ メモリアクセス処理装置（ＭＣＵ） ４０ メインメモリ（ＭＭＵ） ３０１ ＩＯＰライトデータレジスタ ３０２ ＩＯＰアドレスレジスタ ３０３ ＥＰＵライトデータレジスタ ３０４ ＥＰＵアドレスレジスタ ３０５ 選択回路 ３０６ 選択回路 ３０７ 再開回路 ３１０ ライトデータレジスタ ３１１ アドレスレジスタ ３１２ メモリ書き込みデータバッファ ３１３ 選択回路 ３１４ ライトデータレジスタ ３１５ アドレスレジスタ ３１６ 選択回路 ３１７ メモリアドレスバッファ ３１８ アドレス比較回路 ３１９ 無効化回路 ３２１ エラー訂正回路 ３２２ マージ回路 ３２３ ＥＣＣコード発生回路 ３２４ リードデータレジスタ ３３０ ＭＣＵ制御回路 ４０１〜４０４ メモリライトデータレジスタ ４０５〜４０８ メモリアドレスレジスタ ４１１〜４１４ バンク ４１５ 選択回路 ４１６ マージ回路 ４１７ ＥＣＣコード発生回路 ４１８ 選択回路 ４１９ メモリリードデータレジスタ ４２１ 選択回路 ４２２ メモリリードデータレジスタ ４３０ ＭＭＵ制御回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 メモリアクセス要求を発生する装置とメ
   インメモリとに接続され、該メモリアクセス要求を受け
   付けてメインメモリの読みだし、全書き込み及び部分書
   き込みを処理する部分書き込み処理方式において、 メモリアクセス中のアドレスを保持するメモリアドレス
   保持手段と、前記部分書き込みのデータを保持するメモ
   リ書き込みデータ保持手段と該メモリアクセス中のアド
   レスと前記要求元のアドレスを比較するアドレス比較手
   段とを有し、 部分書き込みの処理におけるメインメモリへの処理をリ
   ードとライトとで独立したリクエストとして扱い、要求
   元からのメモリアクセス要求のアドレスが前記アドレス
   比較手段によりメモリアクセス中のリクエストのアドレ
   スと一致していることが検出されたら、該リクエストの
   持ち合わせを行うリクエスト待ち合わせ手段を設けたこ
   とを特徴とした部分書き込み処理方式。
2. 【請求項２】 メモリアクセス要求を発生する装置とメ
   インメモリとに接続され、該メモリアクセス要求を受け
   付けてメインメモリの読みだし、全書き込み及び部分書
   き込みを処理する部分書き込み処理方式において、 要求元のリクエストを保持するリクエスト保持手段と、
   メモリアクセス中のアドレスを保持するメモリアドレス
   保持手段と、前記部分書き込みのデータを保持するメモ
   リ書き込みデータと該メモリアクセス保持手段中のアド
   レスと前記要求元のアドレスを比較するアドレス比較手
   段と、該アドレス比較手段によりメモリアクセス中のア
   ドレスと後続の要求元のアドレスが一致したことを検出
   したとき後続のメモリアクセスリクエストを無効にする
   無効化手段と、該無効にされたリクエストを前記リクエ
   スト保持手段から読みだし、再び処理を行う再開手段と
   を有し、 部分書き込みの処理においてメインメモリへの処理をリ
   ードとライトとで独立したリクエストとして扱い、要求
   元からのメモリアクセス要求のアドレスが前記アドレス
   比較手段によりメモリアクセス中の部分書き込みリクエ
   ストによるリードのアドレスと一致していることが検出
   されたら、該要求元からのリクエストを前記無効化手段
   により無効化し、前記部分書き込みの処理の終了を待ち
   合わせるリクエスト保持手段のいろ待ち合わせを行い前
   記部分書き込みの処理が終了したら、前記再開手段によ
   り無効にされたリクエストを前記リクエスト保持手段か
   ら読みだしを再び処理することを特徴とした部分書き込
   み処理方式。
3. 【請求項３】 メモリアクセス要求を発生する装置に接
   続され、該メモリアクセス要求を受け付けてメインメモ
   リをアクセスする機能を有するメモリアクセス処理装置
   と該メモリアクセス制御装置に接続されたメインメモリ
   装置とから構成されるメモリアクセスシステムにおける
   部分書き込み処理方式において、 メモリアクセス装置内には、 メインメモリから読みだされたデータのエラーを検出、
   訂正するためのエラー検出訂正手段及び書き込みデータ
   を保持するメモリ書き込みデータ保持手段と、 該書き込みデータと、メインメモリから読みだされ前記
   エラー検出訂正手段により訂正されたデータとをマージ
   する第１マージ手段と、 該第１マージ手段によりマージされたデータからメモリ
   のエラー訂正の為の訂正コードを発生する第１訂正コー
   ド発生手段とを有し、 また、メインメモリ装置内には、 メインメモリから読みだされたデータと書き込みデータ
   をマージする第２マージ手段と、 該第２マージ手段によりマージされたデータに対して訂
   正コードを発生する第２訂正コード発生手段と、 前記第２マージ手段及び前記第２訂正コード発生手段に
   よるマージデータ及び訂正コードと、前記メモリアクセ
   ス処理装置からの書き込みデータ及び訂正コードのどち
   らかを選択する書き込みデータ選択手段とを有し、 メインメモリにエラーの無いときの部分書き込み処理は
   前記書き込みデータ選択手段によりメインメモリ内の第
   ２マージ手段及び第２訂正コード発生手段からの書き込
   みデータ及び訂正コードにより行い、 前記エーラ検出手段によりメインメモリのデータにエラ
   ーが検出されたら前記書き込みデータ選択手段により部
   分書き込みデータをメモリアクセス装置側に切り替えて
   メインメモリ内での部分書き込みをやめ、メモリアクセ
   ス制御装置内で生成されたマージデータ及び訂正コード
   を用いてメインメモリに対する部分書き込みを行なうこ
   とを特徴とした部分書き込み処理方式。