JPH02234247A - キャッシュメモリシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 玖歪欠ヱ 本発明はキャッシュメモリシステムに関し、特にマルチ
プロセッサシステムにおけるパススレーブ時のキャッシ
ュメモリの書替え制御に関する．乱氷弦韮 プロセッサと大容量で低速な主記憶との間に小容量の高
速なバッファストアを配置することにより実効的な主記
憶アクセス時間を高速化し、主記憶バスのトラフィンク
を軽減することができる、いわゆるキャッシュメモリは
計算機システムに広く使用されている． 従来、このキャッシュメモリの書替えはプロセッサのア
クセスに応じて主記憶をアクセスした場合にのみ、主記
憶のデータによって行われていた．また、単一バス結合
方式によるマルチプロセッサシステムにおいて複数のプ
ロセッサ間で夫々別のキャッシュメモリを介して主記憶
をアクセスするときには、個々のキャッシュメモリのデ
ータと主記憶のデータとの不一致が発生することから、
それらデータの一致性を保証するために主記憶バスに対
するライトアクセスを常時監視している．主記憶バスに
対するライトアクセスがキャッシュメモリ内に保持して
いるデータに対するライトアクセスである場合には、そ
のデータに対応するエントリのみをクリアするか、ある
いはキャッシュメモリ内のデータを主記憶バス上のデー
タに書替えるという方法がとられていた． また、マルチプロセッサシステムでは主記憶バスのトラ
フィックを減少させるための方法として、プロセッサ各
々で固有に扱われるデータをプロセッサ各々に設置され
たローカルメモリに格納するという方法がある． このような従来のキャッシュメモリの書替え制御では、
複数のプロセッサ間で夫々別のキャッシュメモリを介し
て主記憶をアクセスする単一バス結合方式によるマルチ
ブロセソサシステムにおいて、プロセッサ間で共有され
る主記憶データをキャッシュメモリに保持する場合、そ
のキャッシュメモリに直接接続されるプロセッサからの
アクセスがなければ、該主記憶データをキャッシュメモ
リに保持することができず、またプロセッサ間でのデー
タの受渡し時には夫々のプロセッサがキャッシュメモリ
を介して主記憶をアクセスするなめ、主記憶バスのトラ
フィックは減少しない．さらに、プロセッサ各々にロー
カルメモリを設置して主記憶バスのトラフィックを減少
させるという方法によっても、プロセッサ間で共有され
る主記憶データへのアクセスはプロセッサ夫々が主記憶
にアクセスしなければならないため、主記・Ｌ＠バスの
トラフィックはさほど減少しない．したがって、主記憶
の共有領域へのアクセスが頻繁に行われるマルチプロセ
ッサシステムにおいては、主記憶バスのトラフィックを
減少させることができないため、システム全体の処理速
度が向上しないという欠点がある． 発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、主記憶バスのトラフィンクを減少させて
、システム全体の処理速度を向上させることができるキ
ャッシュメモリシステムの提供を目的とする． 発明の構成 本発明によるキャッシュメモリシステムは、各々プロセ
ッサとキャッシュメモリとを含む複数のプロセッサユニ
ットと、単一バスを介して前記キャッシュメモリ各々と
接続され、各プロセッサによって共有される共有領域を
含む主記憶とがらなるマルチプロセッサシステムのキャ
ッシュメモリシステムであって、自装置から前記主記憶
へのアクセスが前記共有領域へのアクセスであることを
示す共有領域通知信号を送出する通知手段と、他装置か
らの前記共有領域通知信号に応答して前記単一バス上の
データを自装置のキャッシュメモリに取込む手段とを前
記複数のプロセッサユニット各々に設けたことを特徴と
する． 実施例 次に、本発明の一実施例について図面を参照して説明す
る． 第１図は本発明の一実施例の横成を示すブロック図であ
る．図において、プロセッサユニット１−ｉ（ｉ＝１．
２．・・・・・・，ｎ）は夫々主記憶バス１００を介し
て主記憧２に接続され、プロセッサ１ｏ一１とキャッシ
ュメモリ１１−ｉと共有エリアアクセス制御部１２−ｉ
と主記憧バス監視部１３−ｉとから構成されている． また、主記憶バス１００はアドレスバス１０１とデータ
バス１０２とコントロールバス１０３と共有エリアアク
セス信号線１０４とからなる． プロセッサ１０−１が主記憶２上のデータを続出す場合
、まずキャッシュメモリ１１−１がプロセッサアドレス
バス１１１−１およびプロセッサコントロ／ｌ／　ｔ＜
ス１１３−１を介してプロセッサ１ｏ−１が１）　７ク
セスされ、キャッシュメモリ１１−１内にデータが存在
しないときには、キャッシュメモリ１１−１は主記憶バ
ス１００を介して主記憶２をアクセスする． キャッシュメモリ１１−１はデータパス１０２を介して
主記！ｉ２からデータを受取ると、プロセッサデータバ
ス１１２−１を介してプロセッサ１０−１にデータを渡
すとともに、キャッシュメモリ１１−１内のエントリ（
ＴＡＧ）およびデータを書替える．また、プロセッサ１
０−１が主記憶２から読出すデータがキャッシュメモリ
１１−１内に存在するときには、キャッシュメモリ１１
−１は主記憶２をアクセスしない． プロセッサＩＯ−１が主記憶２上にデータを書込む場合
、プロセッサ１０−１はキャッシュメモリ１１−１をプ
ロセッサアドレスバス１１１−１とプロセッサデータバ
ス１１２−１とプロセッサコントロールバス１１３−１
とを介してアクセスし、データがキャッシュメモリ１１
−１内に存在するときには、プロセッサ１０−１からの
データがギヤ・ツシュメモリ１１一１内に書込まれる． プロセッサ１０−１から主記憶２に対する読出し書込み
のアクセスが、他のプロセッサユニット１−２〜ｔ−ｎ
内のプロセッサ１０−２〜１０−ｎ（図示せず）と共有
している領域（以下共有領域とする）へのアクセスであ
る場合、プロセッサ１０−１から共有エリアアクセス制
御部１２−１に対して共有エリア信号１１４−１が、キ
ャッシュメモリ１１−１へのアクセスと同時に出力され
る。

このとき、キャッシュメモリ１１−１内にデータが存在
せず、キャッシュメモリ１１−１が主記憶２をアクセス
する場合、キャッシュメモリ１１−１から共有エリアア
クセス制御部１２−１および主記憶バス監視部１３−１
に主記憶バスアクセス信号１１５−１が出力される． 共有エリアアクセス制御部１２−１ではプロセッサ１０
−１から共有エリア信号１１４−１が入力され、キャッ
シュメモリ１１−１から主記憶バスアクセス信号１１５
−１が入力されると、主記憧バス１００の共有エリアア
クセス信号線１０４に共有エリアアクセス信号を出力す
ることにより他のプロセッサユニット１−２〜ｌ−ｎに
対して主記憶２の共有領域へのアクセスであることを通
知する． 他のプロセッサユニット１−２〜１−ｎ内のプロセッサ
１０−２〜１０−ｎから主記憶２に対する読出し書込み
のアクセスが共有領域へのアクセスである場合にも、他
のプロセッサユニット１−２〜１　−ｒ＋内の共有エリ
アアクセス制御部１２−２〜１２−ｎ（図示せず）から
主記憶バス１０Ｇの共有エリアアクセス信号線１０４に
共有エリアアクセス信号が出力される． プロセッサユニット１−１では主記憶バス監視部１３−
１により主記憶バス１００のコントロールバス１０３お
よび共有エリアアクセス信号線１０４が常時監視されて
おり、他のプロセッサユニット１−２〜Ｌ−ｎによる主
・記憶２のアクセスおよび他のプロセッサユニット１−
２〜ｉｎ内の共有エリアアクセス制御部１２−２〜１２
−ｎからの共有エリアアクセス信号を検出すると、主記
憶バス監視部１３−１はキャッシュメモリ１１−１から
主記憶バスアクセス信号１１５−１が出力されているか
否かをみる．このとき、キャッシュメモリ１１−１から
主記憶バスアクセス信号１１５−１が出力されていなけ
れば、主記憶バス監視部１３−１は該アクセスが他のプ
ロセッサユニット１−２〜１−ｎのプロセッサ１０−２
〜１０−ｎによる主記憶２の共有領域へのアクセスであ
ると判定し、キャッシュメモリ１１−１に対して主記憶
バス１００上のアドレスおよびデータを取込んで、キャ
ッシュメモリ１１−１内のエントリおよびデータを主記
憶バス１００上のアドレスおよびデータで書替えるよう
に書替え要求信号１１６−１を出力する． キャッシュメモリ１１−１は主記憶バス監視部１３−１
からの書替え要求信号１１６−１に応答して、エントリ
およびデータを主記憶バス１００上のアドレスおよびデ
ータで書替える． よって、各プロセッサ１０−ｉ間で共有するデータが１
つのプロセッサ１０−１から主記憶２へのアクセスによ
り主記憶バス１００上に出力されたとき、他のプロセッ
サユニット１−２〜１−ｎのキャッシュメモリ１１−２
〜１１−ｎ（図示せず）内のエントリおよびデータを主
記憶バス１００上のアドレスおよびデータで書替えるこ
とができ、他のプロセッサユニット１−２〜ｔ−ｎのプ
ロセッサ１０−２〜１０−ｎは主記憶２をアクセスする
ことなく、共有するデータを利用することができる． このように、他のプロセッサユニット１−２〜１一ｎの
プロセッサ１０−２〜１０−ｎによる主記憶２の共有領
域へのアクセスにより、他のプロセッサユニット１−２
〜１−ｎの共有エリアアクセス制御部１２−２〜１２−
ｎからの共有エリアアクセス信号が入力されたとき、自
フ゛ロセッサユニット１−１のキャッシュメモリ１１−
１に主記憶バス１００上のアドレスおよびデータを取込
むようにすることによって、各プロセッサ１０−ｉ間で
共有するデータに対するアクセスが頻繁に行われている
マルチプロセッサシステムにおいて、該データに対応す
る主記憶２へのアクセス履歴がなくとも、プロセッサ１
ｏ−１はキャッシュメモリ１１−１内に保持された該デ
ータを用いて高速に処理を行うことができる．これによ
り、各プロセッサ１０−ｉが共有するデータに対応する
主記憶２へのアクセスが減少するなめ、主記憶バス１０
０のトラフィックが減少し、システム全体の処理速度を
向上させることができる． 尚、本発明の一実施例では各プロセッサ１０−間で共有
するデータが全プロセッサ１０−１によって共有される
場合について述べたが、特定グループのプロセッサ間で
共有し、このグループが複数ある場合にも適用できるこ
とは明白であり、これに限定されない． この場合、主記憶バス１００に複数本の共有エリアアク
セス信号線１０４を用意し、自装置の属するグループに
対応する共有エリアアクセス信号が出力されたときにの
み、キャッシュメモリ１１−１に対して書替え要求信号
１１６−ｉを出力するように変更すればよい． 几匪座皇ｊ 以上説明したように本発明によれば、池装置から主記憶
へのアクセスが、各プロセッサによって共有される共有
領域へのアクセスであることを示す他装置からの共有領
域通知信号に応答して単一バス上のデータを自装置のキ
ャッシュメモリに取込むようにすることによって、主記
憶バスのトラフィックを減少させて、システム全体の処
理速度を向上させることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の楕成を示すブロック図であ
る． 主要部分の符号の説明 １−１〜ｔ−ｎ・・・・・・プロセッサユニット２・・
・・・・主記憶 １０−１・・・・・・プロセッサ １１−１・・・・・・キャノシュメモリ１２−１・・・
・・・共有エリアアクセス制御部１３−１・・・・・・
主記憶バス監視部１００・・・・・・主記憶バス １０４・・・・・・共有エリアアクセス信号線第１図

Claims (1)

【特許請求の範囲】
1. （１）各々プロセッサとキャッシュメモリとを含む複数
   のプロセッサユニットと、単一バスを介して前記キャッ
   シュメモリ各々と接続され、各プロセッサによって共有
   される共有領域を含む主記憶とからなるマルチプロセッ
   サシステムのキャッシュメモリシステムであって、自装
   置から前記主記憶へのアクセスが前記共有領域へのアク
   セスであることを示す共有領域通知信号を送出する通知
   手段と、他装置からの前記共有領域通知信号に応答して
   前記単一バス上のデータを自装置のキャッシュメモリに
   取込む手段とを前記複数のプロセッサユニット各々に設
   けたことを特徴とするキャッシュメモリシステム。