JPH0223424A - 並列演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［目次コ 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 発明の効果 ［概要］ 本発明は、 マイクロプログラムによる演算処理が各単位演算回路で
同時に行なわれる並列演算装置に関するものであり、 マイクロプログラムを実行する回路が接続された内部デ
ータバスのビット幅とマイクロプログラムのビット幅と
が異なる場合であっても、外部に依存することなく単位
演算回路へマイクロプログラムをロードできる並列演算
装置の提供を目的とし、 このため、並列信号線を介して与えられたパラレルデー
タのマイクロプログラムをシリアルデータに変換する回
路と、シリアルデータに変換されたマイクロプログラム
が送出される信号線と、信号線を介して取り込んだマイ
クロプログラムによる演算を同時に行なう複数の単位演
算回路と、データ並直列変換回路、単位演算回路（１３
−１゜１３−２・・・１３−ｎ）間のマイクロプログラ
ム転送を管理するプログラム転送管理回路と、を有し、
単位演算回路は、信号線から取り込まれたシリアルデー
タのマイクロプログラムをパラレルデータに変換する手
段と、パラレルデータに変換されたマイクロプログラム
が書き込まれる手段と、この手段から読み出されたマイ
クロプログラムを実行する手段と、を含む、ことを特徴
とする。

［産業上の利用分野］ 本発明は、マイクロプログラムによる演ＩＩＬ理が各単
位演算回路で同時に行なわれる並列演算装置に関するも
のである。

特開昭５９−１８４９７３号、特開昭６０−２１８１８
３号、特願昭６１−２５８１４０号、特願昭６１−２５
８１４１号等で示される装置では、兇彰物の直線成分抽
出などのために並列演算が行なわれる。

これらの装置で単位演算回路として用いられる各ボード
では、マイクロプログラムがＲＡＭにロードされ、それ
らのＲＡＭから読み出されたマイクロプログラムの同時
実行で並列演算が行なわれる。

そのＲＡＭにロードすべきマイクロプログラムは任意に
変更でき、したがって装置の自由度が高められる。

しかも、高速で消費電力が少ないメモリとしてはＲＡＭ
の方がＲＯＭより好適であり、また入手も容易であるの
で、装置の設計や製造上で有利でとなる。

［従来の技術］ 第８図には上述の装置で撮影物輪郭線の抽出に使用でき
るユニット８０が示されており、データバス８１に接続
された写像ボード８２−１，８２−２・・・８２−７７
の演算同時実行で並列演算が行なわれる。

そしてこれらの演算はマイクロプログラムにより行なわ
れており、ホストコンピュータ８３側のマイクロプログ
ラムがデータバス８１を介して写像ボード８２−１，８
２−２・・・８２−７７へロードされている。

このホストコンピュータ８３からユニット８０のコント
ローラボード８４に各種のコマンドが与えられており、
ユニット８０内の制御はコントローラボード８４により
行なわれている。

第９図には第８図のユニット８０で単位演算回路を構成
する写像ボード８２−１，８２−２・・・８２−７７が
示されており、データバス８１へ送出されたマイクロプ
ログラムは高速ＲＡＭで構成されたマイクロプログラム
メモリ７０１ヘゲートバツフア７１４（スリーステート
バッファ）を介して書込まれる。

そしてマイクロプログラムメモリ７０”ｌから読み出さ
れたマイクロプログラムはパイプラインレジスタ７０２
を介して演算回路７０３　（ＡＬＵ。

メモリ等からなる）へ与えられ、演算回路７０３ではそ
のマイクロプログラムによる処理が行なわれる。

ざらにパイプラインレジスタ７０２の出力データがシー
ケンサ７０４に与えられており、シーケンサ７０４では
その入力データによりマイクロプログラムメモリ７０１
の読み出しアドレスが得られている。

［発明が解決しようとする課題］ ここで、データバス８１を介してマイクロプログラムが
マイクロプログラムメモリ７０１にロードされるので、
そのマイクロプログラムのビット幅はデータバス８１の
ビット幅以下に制限される。

したがってシステムの構築上でデータバス８１のビット
幅が制約される場合には、マイクロプログラムのビット
幅がそれ以下に制限され、システムの性能をより高める
ことが困難となる。

そこで第１０図の装置が提案されており、ユニット８０
にはマイクロプログラムのロード線８５が設けられる。

そしてこのロード線８５にはホストコンピュータ８３か
らシリアルデータのマイクロプログラムが送出され、そ
のマイクロプログラムは写像ボード８２−１，８２−２
・・・８２−７７に与えられる。

第１１図には写像ボード８２−１，８２−２・・・８２
−７７の構成が示されており、演算回路７０３が接続さ
れるデータバス８１は４８ビット幅とされ、マイクロプ
ログラムメモリ７０１から読み出されて演算回路７０３
へ与えられるマイクロプログラムは水平型で６３ビット
幅とされる。

そしてホストコンピュータ８３が送出した６３ビツト１
ワードのマイクロプログラムはロード線２２からシフト
レジスタ７１５へ与えられ、パラレルデータに変換され
る。

ざらにシフトレジスタ７１５でパラレルデータに変換さ
れたマイクロプログラム７０１はゲートバッフ７７１４
を介してマイクロプログラムメモリ７０１に書き込まれ
る。

したがって、演算回路７０３で６３ビット幅のマイクロ
プログラムが実行されるにもかかわらず、データバス８
１には４８ビット幅のもの庖使用できる。

このためデータバス８１の拡張が不要となり、システム
の設計や構築が容易となり、その製造コストを大幅に引
き下げることも可能となる。

また、６３ビツト以下の任意のビット幅でマイクロプロ
グラムをマイクロプログラムメモリ７０１にロードでき
るので、システムの柔軟性を高めることも可能となる。

さらに、従来に対して追加すべきものが基本的にロード
線２２及びシフトレジスタ７１５のみとなるので、基板
上で実装のスペースが制約されることはなく、また製造
コストの上昇を招くこともない。

しかしながら、写像ボード８２−１，８２−２・・・８
２−７７に対しマイクロプログラムをロード線８５を介
してロードする特殊な処理をホストコンピュータ８３が
行なう必要が生ずるので、システムの立ち上げ時にホス
トコンピュータ８３の負荷が極めて高くなり、システム
の効率が低下するという問題が生じていた。

本発明は上記の事情に鑑みてなされたものであり、その
目的は、マイクロプログラムを実行する回路と外部とを
結ぶデータバスのビット幅とマイクロプログラムのビッ
ト幅とが異なる場合であっても、外部に依存することな
く単位演算回路へマイクロプログラムをロードできる並
列演算装置を提供することにある。

［課題を解決するための手段］ 上記目的を達成するために本発明にかかる装置は第１図
のように構成される。

同図のデータ直並列変換回路１１（プログラムロード制
御ボード）は、並列信号線１０（データバス）を介して
与えられたパラレルデータのマイクロプログラムをシリ
アルデータに変換する。

そしてシリアルデータに変換されたマイクロプログラム
はデータ直並列変換回路１１から信号線１２（ロード線
）に送出される。

ざらに複数の単位演算回路１３−１，１３−２・・・１
３−ｎ（写像ボード）は、信号線１２を介して取り込ん
だマイクロプログラムによる演算を同時に行なう（並列
演算）。

またプログラム転送管理回路１４（コン１−ローラボー
ド）は、データ並直列変換回路１１，単位演算回路１３
−１，１３−２・・・１３−０間のマイクロプログラム
転送を管理する。

そして単位演算回路１３−１，１３−２・・・１３−ｎ
は、信号線１２から取り込まれたシリアルデータのマイ
クロプログラムをパラレルデータに変換する手段１３ａ
（シフトレジスタ）と、手段１３ａでパラレルデータに
変換されたマイクロプログラムが書き込まれる手段１３
ｂ（マイクロプログラムメモリ）と、手段１３ｂから読
み出されたマイクロプログラムを実行する手段１３Ｃ（
演算回路）とを含む。

［作用１ 本発明では、マイクロプログラムのシリアルデータへの
変換、シリアルデータとされたマイクロプログラムのロ
ード、ざらにそのロードの管理が装置内で行なわれる。

［実施例］ 以下、図面に基づいて本発明にかかる装置の好適な実施
例を説明する。

第２図には実施例の全体構成が示されており、データバ
ス８１にコントロールバス２０が並設されている。

そしてユニット８０のデータモニタボード１５で得られ
た表示データはモニタ１６に与えられており、バッファ
メモリボード１７は並列演算の際に利用される。

ざらにホストコンピュータ８３からコントローラボード
８４にはコマンドケーブル１８を介してコマンドが与え
られ１，ユニット８０はデータケーブル１９−１，１９
−２を介してデータウェイ２１−１，２１−２に接続さ
れる。

これらデータウェイ２１−１，２１−２からユニット８
０のデータウェイＩ／Ｆボード２２−１゜２２−２にホ
ストコンピュータ８３など上位側のデータが与えられ、
ホストコンピュータ８３送出のマイクロブグラムはデー
タウェイＩ／Ｆボード２２−１及びデータバス８１を介
してプログラムロード制御ボード２３に一旦与えられる
。

プログラムロード制御ボード２３ではデータウェイＩ／
Ｆボード２２−１から与えられたマイクロプログラムが
シリアルデータに変換され、ロード線８５（コントロー
ルバス２０の信号線を利用することが好ましい。）を介
して写像ボード８２−１，８２−２・・・８２−７７ヘ
ロードされる。

ゲート３１及び３２．カウンタ３３．デコーダ３４、フ
リップフロップ３５．ゲートバッファ３６が設けられる
。

これらのうちデコーダ３０にはホストコンピュータ８３
から８ビツトパラレルのリセットコード（コード番号が
０ＸＦＥでＯＸが１６進数を示す。

）、コマンドコード、ＡＵＸコード、ソース指定コード
、デスト指定コード、スタートコード（コード番号が０
ＸＦＥ＞の順で第４図（Ａ）のように与えられる。

このデコーダ３０では、リセットコードが与えられるこ
とにより、第４図（Ｄ＞のパルスが得られ、そのパルス
はゲート３１及び３２に与えられる。

そしてゲート３１及び３２にはホストコンピュータ８３
から第４図（Ｂ）のストローブパルス（ホスト出力のコ
ードデータと同期している）が与えられており、その結
果得られた第４図（Ｄ＞のパルスはゲート３１からコン
トロールバス２０−タバス８１へ同図（Ｃ）のように送
出される。

さらにデコーダ３０へ次のコマンドコード（マイクロプ
ログラム格納のメモリ先頭アドレスを指定できる。）が
与えられると、カウンタ３２のカウントアツプによりデ
コーダ３４で第４図（Ｅ）のパルスが得られ、そのパル
スがコントロールバス２０のＳＴ−ＭＯＤ線へ送出され
る。

次いでデコーダ３０へＡＵＸコード（マイクロプログラ
ムのロード先を指定できる。０−ＯＸＦＥのときにはそ
のコードで特定された写像ボードが指定される。また０
Ｘ４Ｆのときには全ての写像ボードが指定される。）が
与えられると、第４図（Ｆ）のパルスがコントロールバ
ス２０のＳＴ・ＡＵＸ線へ送出される。

そしてデコーダ３０ヘソース指定コード（ＯＸ８０のと
きにデータウェイＩ／Ｆボードが指定される。）が与え
られると、第３図（Ｇ）のパルスがコントロールバス２
０の５Ｔ−３ＲＣ線へ送出され、特にコード０Ｘ４Ｆが
与えられると、ＳＴ・ＡＬＬ線へ同図（Ｇ）のパルスが
送出され、写像ボード８２−１，８２−２・・・８２−
７７が指定される。

またデコーダ３０ヘデスト指定コード（ＯＸＥＯのとき
にプログラムロード制御ボードが指定される。）が与え
られると、第４図（Ｈ）のパルスが５Ｔ−ＤＳＴ線へ送
出され、特にコード０Ｘ４Ｆが与えられると、同図（Ｇ
）のパルスがＳＴ・ＡＬＬ線へ送出されて全写像ボード
８２−１，８２−２・・・８２−７７が指定される。

このデスト指定コードの入力はスタートコードの入力ま
で繰り返すことが可能であり、したがってその繰り返し
時には該コードのデータと第４図（Ｈ＞のパルスとが送
出される。

そして最後のスタートコードがデコーダ３０に与えられ
ると、第４図（Ｉ＞のパルスが５Ｔ−３ＴＡＲＴ線へ送
出され、マイクロプログラムのダウンロードが開始され
る。

第５図にはプログラムロード制御ボード２３で行なわれ
る処理の手順がフローチャートで示されており、第６図
ではその作用例が説明されている。

例えば、ホストコンピュータ８３からコントローラボー
ド８４へ リセットコード＝ＯＸＦＦ コマンドコード＝ＯＸ４０ ＡＵＸコード＝ＯＸ４Ｆ ソース指定コード−ｏｘｓ。

デスト指定コード＝ＯＸＦＥ が順に与えられると、第６図（Ａ）、（Ｂ）。

（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）、（Ｇ）のパルスがコ
ントロールバス２０の５Ｔ−ＲＥＳＥＴ線。

ＳＴ−ＭＯＤ線、５Ｔ−ＡＵＸ線、５Ｔ−３ＲＣ線、５
Ｔ−ＤＳＴ線、５Ｔ−８ＴＡＲＴ線、ＳＴ・ＡＬＬ線へ
各々送出される。

その際には、ＡＵＸコードで全ての写像ボード８２−１
，８２−２・・・８２−７７がプログラムロード先とし
て指定されるとともに、プログラムロードの先頭アドレ
スがコマンドコードで４００番地と定められ、データウ
ェイＩ／Ｆボード２２−１がソース指定コードで送信側
のソースボードに、プログラムロード制御ボード２３が
受信側のデストボードに各々指定される。

最後に５Ｔ−３ＴＡＲＴ線へ第６図（Ｆ）のパルスが送
出されると、上位のホストコンピュータ８３側からユニ
ット８０にデータウェイ２１−１を介して第６図（１）
のマイクロプログラムが同図（Ｊ）のストローブパルス
とともに与えられる。

それらデータウェイＩ／Ｆボード２２−１とプログラム
ロード制御ボード２３との間では第６図（Ｌ）、（Ｍ）
、（Ｎ＞で示されるように３線ハンドシ工イク方式でデ
ータ（マイクロプログラム本体）の送受信が行なわれ、
この送受信は同図（Ｅ）のパルスでコントロールバス２
０のＷＯ２・ＭＯＤ線が同図（Ｈ＞のようにＬレベルと
なってから開始される（第５図参照）。

そしてプログラムロード制御ボード２３では１ワード４
８ビツトのデータが２回取り込まれる毎に、それらが１
ワード６３ビツトのマイクロプログラムへ変換され、こ
のマイクロプログラムはシリアルデータとされてロード
線８５のＷＯ２−ＤＴ線へ第６図（０）のように送出さ
れ゛る。

またこのシリアルデータとともに、同図（Ｐ）のクロッ
ク（６３本）がロード線８５のＷＯ２・ＣＫ線へ同期し
て送出される。

ざらにシリアルデータとクロックの送出後に同図（Ｑ）
のパルスがパルスがコントロールバス２０のＷＯ２−Ｗ
Ｅ線へ送出される。

ログラムのダウンロードモード（後述のステップモード
）となり、そのモードではＷＯ２−ＤＴ縁線上シリアル
データがＷＯ２−ＣＫ線のクロックにより６３ビツトの
パラレルデータに変換されてメモリロードされる。

そして動作中の各ボードで電位がＬレベルに駆動される
ＩＲＵＮ線のレベル監視が各パラレルデータ受信の際に
行なわれる。

このパラレルデータを送信していたデータウェイＩ／Ｆ
ボード２２−１が全てのデータを送信してその送信処理
を完了するとともに、全ての全写像ボード８２−１，８
２−２・・・８２−７７の受信処理が完了し、その結果
ＩＲＵＮ線の電位がＨレベルとなったことがこのレベル
監視により確認されると、プログラムロード制御ボード
２３ではＷＯ２−ＭＯＤ線がＨレベルとされる（第５図
参照）第７図には写像ボード８２−１，８２−２・・・
８２−７７の回路構成が示されており、マイクロプログ
ラムメモリ７０１（高速ＲＡＭ）から読み出これにより
写像ボード８２−１，８２−２・・・８２−７７で並列
演算が行なわれ、その結果、撮影物輪郭の線分が抽出さ
れる。

そしてマイクロプログラムメモリ７０１の読み出しアド
レスはシーケンサ７０４の出力により指定される。

このシーケンサ７０４はアドバンス　マイクロデバイス
　株式会社のＡＭ２９’ＩＯに５ＴＡＲＴ入力、ＭＯＤ
Ｅ入力、５ＴＥＰ入力を付加したものとなっており、Ｍ
ＯＤＥ入力がＨレベルのときに通常のシーケンサモード
が選択される。

その通常モードでは５ＴＥＰ入力が無視され、５ＴＡＲ
Ｔ入力にパルスが与えられると、５ＴＡＲＴ−ＡＤＲ入
力に与えられた値を初期のカウント値＝ＳＴＡＲＴ−Ａ
ＤＲｘ１６としたシーケンサ動作が開始される。

ざらにパイプラインレジスタ７０２の出力データがｌＮ
５Ｔ入力に与えられると、そのデータにしたがってカウ
ント、ジャンプ、分岐などが行な与えられると、マイク
ロプログラムメモリ７０１に対するシーケンサ出力の値
が５ＴＡＲＴ・△ＤＲ×１６となる。

このモードで動作中に５ＴＥＰ入力にパルスが与えられ
ると、そのパルス毎に上記シーケンサ出力がカウントア
ツプされる。

ここで、マイクロプログラムのダウンロード開始時に第
６図（Ａ＞のパルスが５Ｔ−ＲＥＳＥＴ線に送出される
と、フリップフロップ７０５，７０６．７０７がリセッ
トされる。

そして全写像ボード８２−１，８２−２・・・８２−７
７が５Ｔ−ＡＬＬ線上へ送出された第６図（Ｇ）のパル
スで指定されたとき、またはＤＩＲスイッチ７０８の設
定アドレスとデータバス８０のアドレスとの一致がコン
パレータ７０９で確認されてこの写像ボードが指定され
たときには、ゲート７１０の出力がフリップフロップ７
０７へ与えられ、５Ｔ−ＡＵＸ線上へ送出された第６図
（Ｃ）のパルスでフリップフロップ７０７の出力がゲー
ト７１１及び７１２へ与えられる。

レスが決定される。

さらに５Ｔ−ＤＳＴ線へ送出された第６図（Ｅ）のパル
スでプログラムロード制御ボード２３が指定され、その
プログラムロード制御ボード２３により第６図（Ｈ）の
ようにＷＯ２−ＭＯＤ線でＭＯＤＥ入力がＬレベルとな
るので、シーケンサ７０４では前述のステップモードが
選択される。

またＷＯ２−ＭＯＤ線でフリップフロップ７０７の出力
がゲート７１２を介してゲートバッファ７１４に与えら
れ、これによりバッファ７１４が開かれる。

シフトレジスタ７１５ではＷＯ２−ＤＴ＄ｌｉ！へ送出
された第６図（０）の６３ビツトシリアルデータがＷＯ
２−ＣＫ線へ同期送出された６３本のクロックを用いて
パラレルデータに変換され、その変換で得られた６３ビ
ツトパラレルのマイクロプログラムはバッファ７１４を
介してマイクロプログラムメモリ７０１に与えられる。

次いでＷＯ２−ＷＥ線へ送出された第６図（Ｑ）のパル
スがゲート７１１へ与えられると、その出はシフトレジ
スタ７１５のパラレルなマイクロプログラムが書き込ま
れ、シーケンサ７０４ではこのパルスの立下がりでカウ
ントアツプが行なわれ、マイクロプログラムメモリ７０
１に対する出力のアドレスがインクリメントされる。

但し、５Ｔ−３ＴＡＲＴ線へ送出された第６図（Ｆ）の
パルスでゲート７１６が開かれてＷＯ２・ＭＯＤ線のレ
ベルでゲート７１７の出力がゲート７１６を介しシーケ
ンサ７０４の５ＴＡＲＴ入力に与えられるので、シーケ
ンサ出力アドレスのカウントアツプは前述のように５Ｔ
ＡＲＴ−ＡＤＲＸ１６を初期値として行なわれる。

以上の動作が繰り返されて写像ボード８２−１゜８２−
２・・・８２−７７に全てのマイクロプログラムが１ワ
一ド６３ビツト単位でダウンロードされると、ＷＯ２−
ＭＯＤ線が前述のようにＨレベルとなり、シーケンサ７
０４で前述の通常モードが選択される。

その通常モードではデストボードがプログラムロード制
御ボード２３以外となり、プロゲラムロＴのパルスでソ
ースボードまたはデストボードとして指定されると、Ｄ
ＩＲスイッチ７０８及びコンパレータ７０９によりフリ
ップフロップ７０５７０６が動作し、フリップフロップ
７０５．７０６で開かれたゲート７１６を介して５Ｔ−
３ＴＡＲＴ線のパルスがシーケンサ７０４に与えられ、
データ転送が３線ハンドシ工イク方式で開始される。

このため、演算回路７０３にはフリップフロップ７０５
．７０６の出力が与えられ、さらにデータバス８０のデ
ータがフリップフロップ７１８を介して与えられる。

そして３線ハンドシエイクには演算回路７０３に接続さ
れたコントロールバス２０の＊ＳＴＢ線。

ＲＤＹ線、ＡＣＫ線が使用され、これらには第６図（Ｌ
）、（Ｍ）、（Ｎ）の３線ハンドシエイク用パルスが送
出される。

また、ｌ５ＴＢ線、ＲＤＹ線、ＡＣＫ線とともに、前記
ＩＲＵＮ線が第７図のようにコントローＳＴＢ線、ＲＤ
Ｙ線、ＡＣＫ線とともに抵抗でプルアップされる。

さらに＊ＲｕＮ線はオープンコレクタドライバ７１９に
よりＬレベルの電位へボード動作時に駆動され、オープ
ンコレクタドライバ７１９は演算回路７０３により制御
される。

その制御でデータの送受信処理中に＊ＲＵＮ線がＬレベ
ルの電位に駆動され、その後にこの処理が完了すると、
レベル駆動が終了され、ＩＲＵＮ線の電位がＨレベルに
復帰する。

そして、ＩＲＵＮ線の電位がＨレベルに復帰して転送完
了が確認されると、コントローラボード８４からホスト
コンピュータ８３へ報知される。

なお、送信側として指定されたボードを実装していなか
った場合には、＊ＲＵＮ線がＬレベルとならず、ボード
指定時のＩＲＵＮ線レベル監視により送信側ボードの未
実装がコントローラボード８４で検知される。

以上のように、ホストコンピュータ８３が送出した６３
ビツト１ワードのマイクロプログラムはプログラムロー
ド制御ボード２３でシリアルデータに変換され、ロード
線８５へ送出される。

そしてそのマイクロプログラムはロード線２２からシフ
トレジスタ７１５へ与えられ、パラレルデータに変換さ
れる。

さらにシフトレジスタ７１５でパラレルデータに変換さ
れたマイクロプログラム７０１はゲートバッファ７１４
を介してマイクロプログラムメモリ７０１に書き込まれ
る。

したがって、演算回路７０３で６３ビット幅のマイクロ
プログラムが実行されるにもかかわらず、データバス８
１には４８ビット幅のものを使用できる。

このためデータバス８１の拡張が不要となり、システム
の設計や構築が容易となり、その製造コストを大幅に引
き下げることも可能となる。

また、８３ビツト以下の任意のビット幅でマイクロプロ
グラムをマイクロプログラムメモリ７０１にロードでき
るので、システムの柔軟性を高めることも可能となる。

ざらに、従来に対して追加すべきものが基本的にロード
線２２及びシフトレジスタ７１５のみとなるので、基板
上で実装のスペースが制約されることはなく、また製造
コストの上昇を招くこともない。

ここで、写像ボード８２−１，８２−２・・・８２−７
７に対するマイクロプログラムのロードはホストコンピ
ュータ８３のコマンドにしたがってコントローラボード
８４が管理する。

このためその管理のための特別な処理をホストコンピュ
ータ８３を行なうことはなく、システムの立ち上げ時に
ホストコンピュータ８３の負荷が著しく軽減される。

その結果、システムの効率を高めることが可能となる。

［発明の効果］ 以上説明したように本発明によれば、マイクロプログラ
ムのシリアルデータへの変換、シリアルデータとされた
マイクロプログラムのロード、そのロードの管理が装置
内で行なわれるので、マイクロプログラムを実行する回
路が接続された内部データバスのビット幅とマイクロプ
ログラムのビット幅とが異なる場合であっても、外部に
依存することなく単位演算回路へマイクロプログラムを
ロードでき、したがって、上位側の処理負荷を立ち上げ
時に著しく軽減してシステムの効率を高めることが可能
となる。

【図面の簡単な説明】

第１図は発明の原理説明図、 第２図は実施例の全体構成説明図、 第３図は実施例にお（プるコントローラボードの回路構
成説明図、 第４図は実施例におけるコントローラボードの作用を説
明する信号波形図、 第５図はプログラムロード制御ボードの処理手順を示す
フローチャート、 第６図はプログラム制御ボードの作用例を説明する信号
波形図、 第７図は実施例における写像ボードの回路図、第８図は
従来装置の全体構成説明図、 第９図は従来装置における写像ボードの構成説明図、 第１０図は提案装置の全体構成説明図、第１１図は提案
装置における写像ボードの構成説明図である。 ２０・◆・コントロールバス、 ２２−’ｌ、２２−２ ・・・データウェイＩ／Ｆボード ２３・・・プログラムロード制御ボード８０・・・ユニ
ット ８１・・・データバス ８２−１，８２−２・・・８２−７７ ・・・写像ボード ８３・・・ホストコンピュータ ８４・・・コントローラボード ８５・・・ロード線 ７０１・・・マイクロプログラムメモリ７０２・・・パ
イプラインレジスタ ７０３・・・演算回路 ７０４・・・シーケンサ

Claims (1)

1. 【特許請求の範囲】 並列信号線（１０）を介して与えられたパラレルデータ
   のマイクロプログラムをシリアルデータに変換するデー
   タ直並列変換回路（１１）と、シリアルデータに変換さ
   れたマイクロプログラムがデータ直並列変換回路（１１
   ）から送出される信号線（１２）と、 信号線（１２）を介して取り込んだマイクロプログラム
   による演算を同時に行なう複数の単位演算回路（１３−
   １，１３−２・・・１３−ｎ）と、データ並直列変換回
   路（１１）、単位演算回路（１３−１，１３−２・・・
   １３−ｎ）間のマイクロプログラム転送を管理するプロ
   グラム転送管理回路（１４）と、 を有し、 単位演算回路（１３−１，１３−２・・・１３−ｎ）は
   、 信号線（１２）から取り込まれたシリアルデータのマイ
   クロプログラムをパラレルデータに変換する手段（１３
   ａ）と、 手段（１３ａ）でパラレルデータに変換されたマイクロ
   プログラムが書き込まれる手段（１３ｂ）と、 手段（１３ｂ）から読み出されたマイクロプログラムを
   実行する手段（１３ｃ）と、 を含む、 ことを特徴とする並列演算装置の単位演算回路。