JPS5882335A - デ−タ入力装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はデータ入力装置、具体的には並列入力データを
一旦直列データに直してビット長変換を行なうデータ入
力装置に関するもので必る。

情報処理装置の多様化が進んだ今日、外部に接続される
周辺装置も多彩である。

このため、電子計算機と外部接続機器との間で転送され
るビット長は異なる場合が多い。

しかし、電子１Ｆ算機と外部接続機器とのビット長が合
っていない状態では、これらを使用することができない
。

このように、電子計算機側（入出力バス等）で扱うビッ
ト長と外部接続機器で用いるビット長が異なる場合、そ
の都度これらのビット長を合わせるための特殊な入力装
置１ハネ勇欠なものとされていた。

さらに従来の入力装置は、汎用性に欠けるものであるた
め、ビット長の異なる多種類の外部接続機器と電子計算
機を接続する場合、数４の問題を生じていた。

それは従来の入力装置を使用してビット長の変換を行な
う場合、この入力装置に入力されるデータのビット長と
出力されるデータのビット長は固。

定され、可変でないので、これらビット長の合わ彦い電
子計算機そして外部接続機器に対しては、さらに専用の
入力装置が必要となるためである。

従って、これら機器の接続をす為には、その都度設計を
して、多種類の入力装置を製作しなければならず、これ
に要する工数が無視てきガいばかりか、関連して総合的
なコストの上昇も招いていた。

本発明は上記事情に基づいてなされたものであり、並列
入力データを一旦直列にしてからビット長変換を行なう
ことによシ、外部接続機器からの入力データのビット長
にかかわらず使用できるデータ入力装置を提供すること
を目的とする。

次に図面を参照して本発明の一実施例を詳述する。

図は、本発明の一実施例を示すブロック図でちゃ、この
データ入力装置■は、シフトレジスタ２、インタフェー
ス制御部３、主制御部４、バッファレジスタ５、選択回
路６、入出カバスインタフニー２回路７からなる。

シフトレジスタ２は、主制御部４がらシフトクロック信
号１５が送られてくると、外部接続機器から並列に転送
される入力データをラッテし、このデータを直列に変換
してバッファレジスタ５に前記シフトクロック信号１５
に同期して転送する為のものである。

バッファレジスタ５は、シフトレジスタ２の出力データ
を一時保持する為のものである。

選択回路６は、主制御部４から制御信号１８を受けると
、入力データのビット長をＣＰＵ　９の入出力バス８０
ビツト長に合わせるために、主制御部４が指定するビッ
ト奮バッファレジスタ５がら取シ入れ、このデータを入
出カバスインタフエース回路７へ出力する為のものであ
る。

入出カバスインタフエース回路７は、主制御部４から制
御信号１９を受けると、選択回路（）の出力を入出力バ
ス８に送り、ＣＰＵｃｉと制御信号の送受信を行なう為
のものである。

インタフェース制御部３は、・外部接続機器と主制御部
４の間に位置し、主制御部４とのインタフェースを司ど
る他、ビット長変換に必要な各種信号を生成する為のも
のである。

主制御部４は、上記各部の制御を行なう為のものである
。更に詳しくは下記の如くである。

■　シフトレジスタ２に対しては、クロック信号をカウ
ントして送るものである・。

■　前記クロック信号のカウントがビット長変換に要す
る指定値に達すると、制御信号１８を選択回路６へ送る
ものである。

■　入出カバスインタフエース回路７がら出力されるＣ
ＰｔＪデータデー光了信号１９を受け、この信号により
、次のデータの送信準備を行なうものである。

■　インタフェース制御部３から出力される信号１４を
受け、この信号によりデータ取ｐ込みをシフトレジスタ
２に要求する為のものである。

以上が本発明の一実施例の構成である。

次に図面を参照して動作を説明する。

外部接続機器（図示せず）から入力データとともに入力
データストローブ信号１２が送られてくるとインタフェ
ース制御部３は、入力すべきデータが到達したことを知
り、外部接続機器へデータ受信完了を知らせるために応
答信号１３を出力する。

インタフェース制御部３は、この信号を外部接続機器へ
返すと共に、制御信号１４を主制御部４に出力して入力
データのビット長変換を促す。

主制御部４は、この信号を受け、シフトレジスタ２にシ
フトクロック信号１５を出力する。

シフトレジスタ２は、シフトクロック制御信号１５を受
けると、入力データ１１を取り込む。

シフトレジスタ２にラッチされたデータ１１は、シフト
クロック制御信号１５に同期して、１ビツトｆ　ツｌ１
ｌｉｉ　Ｋ　ｆ−夕線１６を介してバッファレジスタ５
に転送される。

主制御部４は、シフトクロック制御信号１５に同期して
シフトレジスタ２から送られてくるデータが、バッファ
レジスタに保持され、これが指定されたビット長に達す
ると、制御信号１８を選択回路６に送る。

選択回路６は、この信号を受けて、バッファレジスタ５
の出力１７から、主制御部４によって指定されたビット
を入出カバスインタフエース回路７に出力する。

入出カバスインタフエース回路７は、データ加が転送さ
れると、ＣＰＵ９にステータスの変化、または割込み信
号の出力により入力要求をする。

この入力要求を受けたＣＰ［Ｊ９は、入出力バス８を介
して、データ加を取シ込む。

入出カバスインタフエース回路７は、ＣＰＬＩ９のデー
タ加の取り込みが完了すると、主制御部４に制御信号１
９を出力し、次のデータの変換の準備を促す。

以下同様にして、上記動作が繰返される。

本発明による効果は、以下の如くである。

外部装置から並列に入力されたデータを一旦直列にして
転送しているので、入力データのビット長が変化しても
共通のハードウェアを使うことができる。

外部装置からのデータビット長と、Ｃ１’ＬＪｌｌｕ）
入力データビット長が異なっていても、バッファレジス
タと選択回路を具備しているので、制御回路により指定
される選択ビット長を変えることにより容易にビット長
の変換をすることができる。

さらに本発明は、内部で扱うデータのビット長が相異な
る２柚類のＣＰ　ＩＪ間でのデータ伝送にも応用するこ
とができる。

なお、本発明の他の実施例として、選択回路６に７トリ
クス回路を採用すれば、ビットの再編成も容易に可能と
なる。

以」二説明した様に、本発明は電子計算機と外部接続機
器を接続する場合、和瓦のビット長変換に関する汎用性
を有する為設計工数の縮小を図ることができるものであ
る。

【図面の簡単な説明】

図は本発明の一実施例を示すブロック図である。 １・・・データ入力装置　　２・・・シフトレジスタ３
・・・インタフェース制御部　　４・・・主制御部５・
・・バッファレジスタ　　６・・・選択回路７・・・入
出カバスインタフエース回路８・・・入出力バス　　　
　９・・・ＣＰＵ１１・・・入力データ １２・・・入力テータストローブ信号 １；つ・・・応答信号　　　　　１４・・・制御信号１
５・・・シフトクロック制御信号 １６・・・データ伝送線　　１７・・・バッファレジス
タ出力１８・・・制御信号　　　　１９・・制御信号加
・・・出力データ 代理人弁理士　則　　近　　憲　　佑 （ほか１名）

Claims (1)

1. 【特許請求の範囲】 外部接続機器から得られるストローブ信号により並列デ
   ータをラッチし前記データを主制御部より印加されるシ
   フトクロック信号に同期して直列変換するシフトレジス
   タと、 該シフトレジスタにより直列変換されたデータを保持す
   るバッファレジスタト、 該バッファレジスタが保持するデータビットから主制御
   部より印加される制御信号によって指定されるビットを
   出力する選択回路と、 該選択回路の出力を電子計算機の入出力バスへ伝送する
   入出カバスインタフエース回路と、上記各部を制御する
   主制御部を具備し、該主制御部が指定するビットが前記
   バッファレジスタに保持されると、前記主制御部が前記
   選択回路に前記制御信号を送ることを特徴とするデータ
   入力装置。