JPH0223423A - 並列演算装置の単位演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 発明の効果 ［概要］ 本発明は、 並列演算装置において同時に演算を行なう単位演算回路
に係り、特にその演算用のマイクロプログラムを書き替
えることが可能な単位演算回路に関するものであり、 マイクロプログラムを実行する回路に接続され堵内部デ
ータバスのビット幅とマイクロプログラムのビット幅と
が異なる場合であってもメモリへマイクロプログラムを
ロードできる単位演算回路の提供を目的とし、 このため、マイクロプログラム記憶用の書込自在なメモ
リ手段と、メモリ手段から読み出されたマイクロプログ
ラムを実行する演算手段と、シリアルデータのマイクロ
プログラムが送出される信号線と、信号線のマイクロプ
ログラムをパラレルデータに変換するデータ直並列変換
手段と、パラレルデータに変換されたマイクロプログラ
ムをメモリ手段に書込むプログラム書込手段と、を有す
る、ことを特徴とする。

［産業上の利用分野］ 本発明は、並列演算装置において並列演算を行なう単位
演算回路に関するものである。

特開昭５９−１８４９７３号、特開昭６０−２１８１８
３号、特願昭６１−２５８１４０号、特願昭６１−２５
８１４１号等で示される装置では、撮影物の輪郭線抽出
などのために並列演算が行なねれる。

これらの装置で単位演算に用いられる各ボードでは、マ
イクロプログラムがＲＡＭにロードされ、それらのＲＡ
Ｍから読み出されたマイクロプログラムの同時実行で並
列演算が行なわれる。

そのＲＡＭにロードすべきマイクロプログラムは任意に
変更でき、したがって装置の自由度が高められる。

しかも、高速で消費電力が少ないメモリとしてはＲＡＭ
の方がＲＯＭより好適であり、また入手も容易であるの
で、装置の設計や製造上で有利でとなる。

［従来の技術］ 第６図には上述の装置で撮影物輪郭線の抽出に使用でき
るユニット６０が示されており、データバス６１に接続
された写像ボード６２−１．６２−２・・・６２−７７
の演算同時実行で並列演算が行なわれる。

そしてこれらの演算はマイクロプログラムにより行なわ
れており、ホストコンピュータ６３側のマイクロプログ
ラムがデータバス６１を介して写像ボード６２−１．６
２−２・・・６２−７７ヘロードされている。

このホストコンピュータ６３からユニット６０のコント
ローラボード６４には各種のコマンドが与えられており
、ユニット６０内の制御はコントローラボード６４によ
り行なわれている。

第７図には第６図のユニット６０で単位演算回路を構成
する写像ボード６２−１．６２−２・・・６２−７７が
示されており、データバス６１へ送出されたマイクロプ
ログラムは高速ＲＡＭで構成されたマイクロプログラム
メモリ７０１ヘゲートバツフア７１４（スリーステート
バッファ）を介して書込まれる。

そしてマイクロプログラムメモリ７０１から読み出され
たマイクロプログラムはパイプラインレジスタ７０２を
介して演算回路７０３　（ＡＬＵ。

メモリ等からなる）へ与えられ、演算回路７０３ではそ
のマイクロプログラムによる処理が行なわれる。

ざらにパイプラインレジスタ７０２の出力データがシー
ケンサ７０４に与えられており、シーケンサ７０４では
その入力データによりマイクロプログラムメモリ７０１
の読み出しアドレスが得られている。

［発明が解決しようとする課題］ ここで、データバス６１を介してマイクロプログラムが
マイクロプログラムメモリ７０１にロードされるので、
そのマイクロプログラムのビット幅はデータバス６１の
ピッ１〜幅以下に制限される。

したがってシステムの構築上でデータバス６］のビット
幅が制約される場合には、マイクロプログラムのビット
幅がそれ以下に制限され、システムの性能をより高める
ことが困難となる問題があった。

本発明は上記従来の課題に罵みてなされたものであり、
その目的は、データバスに制限されることのないビット
幅のマイクロプログラムをメモリに書き込むことが可能
となり、システムの性能をより向上できる単位演算回路
を提供することにある。

［課題を解決するための手段］ 上記目的を達成するために、本発明に係る回路は第１図
のように構成されている。

書き込み自在なメモリ手段１１にはマイクロプログラム
が記憶され、そのメモリ手段１１から読み出されたマイ
クロプログラムは演算手段１２で実行される。

そして信号線１３にはシリアルデータのマイクロプログ
ラムが送出され、信号線１３のマイクロプログラムはデ
ータ直並列変換手段１４によってパラレルデータに変換
される。

ざらにデータ直並列変換手段１４でパラレルデータに変
換されたマイクロプログラムはプログラム書込手段１５
に与えられ、そのパラレルデータのマイクロプログラム
はメモリ手段１１に書き込まれる。

［作用コ 本発明では、メモリ手段１１に書き込むべきマイクロプ
ログラムはシリアルデータの形で外部から信号線１３を
介して与えられる。

そしてそのシリアルデータのマイクロプログラムはデー
タ直並列変換手段１４でパラレルデータに変換され、パ
ラレルデータに変換されたマイクロプログラムはプログ
ラム書込手段１５によりメモリ手段１１へ書き込まれる
。

［実施例］ 以下、図面に基づいて本発明に係る回路の好適な実施例
を説明する。

第２図には実施例の全体構成が示されており、ユニット
６０には写像ボード６２−１．６２−２・・・６２−７
７及びコントローラボード６４とともにデータウェイＩ
／Ｆボード６５−１．６５−２．演篩基板制御ボード６
６、バッファメモリボード６７、データモニタボード６
８が設けられている。

これらのうちバッフ７メモリボード６７は写像ボード６
２−１．６２−２・・・６２−７７による並列演算に利
用されており、ユニット６０の必要な表示データはデー
タモニタボード６８からモニタ６９へ与えられる。

そしてデータウェイＩ／Ｆボード６５−１．６５−２は
データバス６１とデータウェイ２０−１゜２０−２との
間に設けられており、ホストコンピュータ６３などの上
位側とユニット６０とのデータ転送はデータウェイ２０
−１．２０−２及びデータウェイＩ／Ｆボード６５−１
．６５−２を介して行なわれている。

また、写像ボード６２−１．６２−２・・・６２−７７
ヘロードすべきマイクロプログラムはホストコンピュー
タ６３側からデータウェイ２０−１を介してデータウェ
イＩ／Ｆボード６５−１に与えられる。

ざらにこのマイクロプログラムは演算基板制御ボード６
６に取り込まれ、シリアルデータに変換される。

ラムが送出され、写像ボード６２−１．６２−２・・・
６２−７７にロードされる。

なお、ホストコンピュータ６３からユニット６０に与え
られたコマンドはコントローラボード６４で解釈され、
この解釈によりコントローラボード６４で得られた制御
データはコントロールバス２１を介して各ボードに与え
られる。

第３図には本実施例の概略構成が示されており、同図及
び以上の説明から理解されるように、ユニット６０には
各写像ボード６２−１．６２−２・・・６２−７７に亘
るロード線２２が設けられ、ロード線２２ヘシリアルに
送出されたホストコンピュータ６３側のマイクロプログ
ラムが写像ボード６２−１．６２−２・・・６２−７７
にロードされる。

第４図には写像ボード６２−１．６２−２・・・６２−
７７の概略構成が示されている。

演算回路７０３が接続されるデータバス６１は４８ビッ
ト幅とされており、マイクロプログラムメモリ７０１か
ら読み出されて演算回路７０３へ与えられるマイクロプ
ログラムは６３ビット幅の水平型とされている。

このため演算基板制御ボード６６では、４８ビツト２ワ
ードのデータから６３ビツト１ワードのマイクロプログ
ラムが抽出されている。

そして演算基板制御ボード６６が送出した６３ビツト１
ワードのマイクロプログラムはロード線２２からシフト
レジスタ７１５へ与えられ、パラレル形式に変換される
。

さらにシフトレジスタ７１５でパラレル形式に変換され
たマイクロプログラム７０１はゲートバッファ７１４を
介してマイクロプログラムメモリ７０１に書き込まれる
。

第５図には写像ボードの具体的な回路構成が示されてお
り、マイクロプログラムメモリ７０１の読み出しアドレ
スはシーケンサ７０４の出力により指定される。

このシーケンサ７０４はアドバンス　マイクロデバイス
　株式会社のＡＭ２９１０に５ＴＡＲＴ入力、ＭＯＤＥ
入力、５ＴＥＰ入力を付加したものとなっており、ＭＯ
ＤＥ入力がＨレベルのときに通常のシーケンサモードが
選択される。

その通常モードでは５ＴＥＰ入力が無視され、５ＴＡＲ
Ｔ入力にパルスが与えられると、５ＴＡＲＴ−ＡＤＲ入
力に与えられた値を初期のカウント値＝ＳＴＡＲＴ−Ａ
ＤＲＸ１６としたシーケンサ動作が開始される。

ざらにパイプラインレジスタ７０２の出力データがｌＮ
５Ｔ入力に与えられると、そのデータにしたがってカウ
ント、ジャンプ、分岐等が行なわれ、その後にｌＮ５Ｔ
入力に５ＴＯＰ命令のデータが与えられると、シーケン
サ動作が停止される。

またＭＯＤＥ入力がＬレベルのとにはステップモードが
選択され、５ＴＡＲＴ入力にパルスが与えられると、マ
イクロプログラムメモリ７０”ｌに対するシーケンサ出
力の値が５ＴＡＲＴ−ＡＤＲＸ１６となる。

このモードで動作中に５ＴＥＰ入力にパルスが与えられ
ると、そのパルス毎に上記シーケンサ出力がカウントア
ツプされる。

マイクロプログラムのロード開始時にコントロールバス
２１の５Ｔ−ＲＥＳＥＴ線からリセット信号が入力され
ると、フリップフロップ７０５゜７０６．７０７がリセ
ットされる。

そして全写像ボード６２−１．６２−２・・・６２−７
７が５Ｔ−ＡＬＬ線へ送出されたパルスで指定されたと
き、またはＤＩＲスイッチ７０８の設定アドレスとデー
タバス６１を介して与えられたホストコンピュータ６３
のアドレスとの一致がコンパレータ７０９で確認されて
この写像ボードが指定されたときには、ゲート７１０の
出力がフリップフロップ７０７へ与えられ、コントロー
ルバス２１の５Ｔ−ＡＵＸ線へ送出されたパルスでフリ
ップフロップ７０７の出力がゲート７１１及び７１２へ
与えられる。

その際にはコントロールバス２１のＳＴ−ＭＯＤ線から
与えられたパルスでデータバス６１のアドレスデータが
フリップフロップ７１３を介してシーケンサ７０４の５
ＴＡＲＴ−ＡＤＲ入力に与えられ、先頭アドレスが決定
される。

さらにコントロールバス２１の５Ｔ−ＤＳＴ線へ送出さ
れたパルスで演算基板制御ボード６６がロード元として
指定される。

この演算基板制御ボード６６によりコントロールバス２
１のＷＯ２−ＭＯＤ線がＬレベルとなり、これによりＭ
ＯＤＥ入力がＬレベルとなってシーケンサ７０４では前
述のステップモードが選択される。

またＬレベルとなったＷＯ２−ＭＯＤ線でフリップフロ
ップ７０７の出力がゲーｈ７１２を介してゲートバッフ
７７１４に与えられ、これによりバッファ７１４が開か
れる。

シフトレジスタ７１５ではロード線２２のＷＯ２−ＤＴ
線へ送出された６３ビツトシリアルの水平型マイクロプ
ログラムがＷＯ２−ＣＫ線へ同期送出された６３本のク
ロックを用いてパラレルデ−タに変換され、その変換で
得られた６３ビツトパラレルのマイクロプログラムはバ
ッファ７１４を介してマイクロプログラムメモリ７０１
に与えられる。

次いでＷＯ２−ＷＥ線から入力されたパルスがゲート７
１１へ与えられ、その出力がマイクロプログラムメモリ
７０１とシーケンサ７０４の５ＴＥＰ入力に与えられる
。

これによりマイクロプログラムメモリ６０１ではシフト
レジスタ７１５の出力したマイクロプログラムが書き込
まれる。

またシーケンサ７０４ではこのパルスの立下がりでカウ
ントアツプが行なわれ、マイクロプログラムメモリ７０
１に対する出力のアドレスがインクリメントされる。

但し、５Ｔ−３ＴＡＲＴ線から入力されたパルスでゲー
ト７１６が開かれてＷＯ２−ＭＯＤ線のレベルでゲート
７１７の出力がゲート７１６を介しシーケンサ７０４の
５ＴＡＲＴ入力に与えられるので、シーケンサ出力アド
レスのカウントアツプは前述のように５ＴＡＲＴ−ＡＤ
ＲＸＩ６を初期値として行なわれる。

以上の動作が繰り返されると、写像ボード６２−１．６
２−２・・・６２−７７にマイクロプログラムが１ワ一
ド６３ビツト単位で順次ロードされる。

その後、マイクロプログラムのロードが終了すると、Ｗ
Ｏ２−ＭＯＤ線がＨレベルとなり、シーケンサ７０４で
前述の通常モードが選択される。

その通常モードではデストボードが演算基板制御ボード
６６以外となり、それ以外のボードがソースボードやデ
ストボードとして指定される。

そして写像ボード６２−１．６２−２・・・６２−７７
が通常モード中にコントロールバス２１の５Ｔ−３ＲＣ
線または５Ｔ−ＤＳＴ線のパルスでソースポードまたは
デストボードとして指定されると、ＤＩＰスイッチ７０
８及びコンパレータ７０９によりフリップフロップ７０
５，７０６が動作し、フリップフロップ７０５，７０６
で開かれたゲート７１６を介して５Ｔ−３ＴＡＲＴ線の
パルスがシーケンサ７０４に与えられ、３線ハンドシ工
イク方式のデータ転送が開始される。

このため、演算回路７０３にはフリップフロップ７０５
，７０６の出力が与えられ、ざらにデータバス８０のデ
ータがフリップフロップ７１８を介して与えられる。

そして３線ハンドシエイクには演算回路７０３に接続さ
れたコン１へロールバス２０のｌ５ＴＢ線。

ＲＤＹ線、ＡＣＫ線が使用される。

これらに対してＩＲＵＮ線がコントロールバス２１に追
加されており、このｔＲＵＮ線は動作中のボードにより
それらの動作が完了するまでＬレベルの電位へ駆動され
る。

ざらに演算回路７０３により＊ＳＴＢ線、ＲＤＹ線、Ａ
ＣＫ線、＊ＲＵＮ線は抵抗でプルアップされ、演算回路
７０３により制御されるオープンコレクタドライバ７１
９によりＬレベルの電位へ駆動される。

それらのうち＊ＲＵＮ線が動作中のボードによりそれら
の動作が完了するまでＬレベルの電位へ駆動されるので
、ソースポードやデストボードとして指定された当事者
ボードの終了がそれら当事者ボードや第３者ボードでレ
ベル監視により検知できる。

以上のように本実施例では、マイクロプログラムメモリ
７０１に対するマイクロプログラムのロード専用にロー
ド線２２が設けられ、ロード線２２のＷＯ２−ＤＴ線を
介して６３ビツト１ワードの水平型マイクロプログラム
が単位演算回路の写像ボード６２−１．　！３２−２・
・・６２−７７へシリアル送信される。

そして写像ボード６２−１．６２−２・・・６２−７７
ではシフトレジスタ７１５によりシリアルデータのマイ
クロプログラムがパラレルデータに変換され、パラレル
データに変換されたマイクロプログラムが６３ビツト１
ワードを単位としてマイクロプログラムメモリ７０１に
書き込まれる。

ざらにマイクロプログラム７０１から読み出された６３
ビット幅のマイクロプログラムはパイプラインレジスタ
７０２を介して演算回路７０３へ読み出され、その実行
で読み出されたデータは４８ビット幅のデータバス６１
へ演算回路７０３から送出される。

すなわち、演算回路７０３で６３ビット幅のマイクロプ
ログラムが実行されるにもかかわらず、データバス６１
には４８ビット幅のものを使用できる。

このためデータバス６１の拡張が不要となり、システム
の設計や構築が容易となり、その製造コストを大幅に引
き下げることも可能となる。

また、６３ビツト以下の任意のビット幅でマイクロプロ
グラムをマイクロプログラムメモリ７０１にロードでき
るので、システムの柔軟性を高めることも可能となる。

さらに、従来に対して追加すべきものが基本的にロード
線２２及びシフトレジスタ７１５のみとなるので、基板
上で実装のスペースが制約されることはなく、また製造
コストの上昇を招くこともない。

［発明の効果］ 以上説明したように本発明によれば、各単位演算回路へ
シリアルデータの形でマイクロプログラムをロードでき
るので、データバスの拡張を招くことなくマイクロプロ
グラムのビット幅を広げて高性能な並列演算装置を安価
に構成することが可能となる。

また、マイクロプログラムがシリアル送信されるので、
そのビット幅を任意に変更でき、このため回路の柔軟性
を高めることが可能となる。

ざらに追加すべき部材が極めて僅かであるので、それら
の実装スペースに制約が生ずることはなく、また製造コ
ストの上昇を招くこともない。

【図面の簡単な説明】

第１図は発明の原理説明図、 第２図は実施例の全体構成説明図、 第３図は実施例の概略構成説明図、 第４図は写像ボードの概略構成説明図、第５図は写像ボ
ードの回路図、 第６図は従来における並列演算装置の構成説明図、 第７図は従来例の構成説明図でおる。 ２１・・・コントロールバス、 ２２・・・ロード線、 ６０・・・ユニット、 ６１・・・データバス、 ６２−１．６２−２・・・６２−７７ ・・・写像ボード、 ６３・・・ホストコンピュータ、 ６４・・・コントローラボード、 ６６・・・演算基板制御ボード、 ７０１・・・マイクロプログラムメモリ、７０２・・・
パイプラインレジスタ、 ７０３・・・演算回路、 ７０４・・・シーケンサ、 ７１４・・・ゲートバッファ、 ７１５・・・シフトレジスタ。 発明の原理説明図 第　　ｌ　　図

Claims (1)

1. 【特許請求の範囲】 マイクロプログラムを記憶する書込自在なメモリ手段（
   １１）と、 メモリ手段（１１）から読み出されたマイクロプログラ
   ムを実行する演算手段（１２）と、シリアルデータのマ
   イクロプログラムが送出される信号線（１３）と、 信号線（１３）のマイクロプログラムをパラレルデータ
   に変換するデータ直並列変換手段（１４）と、 パラレルデータに変換されたマイクロプログラムをメモ
   リ手段（１１）に書き込むプログラム書込手段（１５）
   と、 を有する、ことを特徴とする並列演算装置の単位演算回
   路。