JPH02235149A - 試験システムおよび命令実行シーケンス判定方法 - Google Patents

試験システムおよび命令実行シーケンス判定方法

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JPH02235149A
JPH02235149A JP2031294A JP3129490A JPH02235149A JP H02235149 A JPH02235149 A JP H02235149A JP 2031294 A JP2031294 A JP 2031294A JP 3129490 A JP3129490 A JP 3129490A JP H02235149 A JPH02235149 A JP H02235149A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はプロセッサの動作をモニタする試験装置に関す
るものであシ、特に複数のプログラム命令を単一の命令
フェッチにより取出す能力を備えたプロセッサの逐次的
なプログラム実行を追跡（トレースとも言う）する装置
に関するものである。
〔従来技術およびその問題点〕
試験装置の分野Ｋおいて、プロセッサの命令フェッチ・
サイクル中に複数のプログラム命令を取出すプロセッサ
が順番に行うプラグラム実行をモニタすることが問題と
なっている。たとえば３２ビット・プロセッサの多くは
３２ピット幅のデータ・バスを使ってプロセッサの各命
令フェッチ・サイクル中に２つの１６ビット命令を取出
している。プロセッサはプログラム命令を主として順番
に実行しそれによシプログラム命令フェッチ・サイクル
数が命令数の半分しか必要でないので、この動作によっ
て３２ビット・プロセッサの効率が向上する。このよう
な構成では、プログラム命令のシーケンス中にジャンプ
操作に遭遇した場合の或る種のプロセッサが実行するプ
ログラム命令のシーケンスを正確に追跡することは困難
である。
ジャンプ動作が発生すると、プロセッサは命令バソファ
から残シのプログラムを消去して（ｆｌｕｓｈ）プログ
ラム命令を異なるアドレスからフェッチし始める。この
異なるアドレスからの最初のプログラム命令フェッチに
当って、後半の１６ビットだけが必要なときでも常Ｋ命
令を３２ビット分得る、つ″１シ常にフルワード境界に
整列した命令フェッチを行なうように設計することがあ
る。試験機器は取出された２つの命令のうちのどれがジ
ャンプ動作の目標であるかを判断することができない。
したがって、各命令フェッチ・サイクル中に複数のプロ
グラム命令を取出すプロセッサにおいては、現在入手可
能な試験装置は、どちらの命令がプロセッサにより実際
に実行され、どの命令が命令バッファに一時的に格納さ
れるがジャンプ命令の実行の直後には使用されないか、
を区別することができない。
〔発明の目的〕
本発明は上述した従来技術の問題点を解消し、このよう
な動作をするプロセッサについても命令実行を正確Ｋ追
跡できるようにすることを目的とする。
〔発明の概要〕
上述の問題は複数の命令を一度にフェッチできるプロセ
ッサの動作をモニタする試験装置により解決され、・こ
の分野での技術的進歩が達成される。
この試験装置はプログラム・メモリからの命令フェッチ
をモニタするものである。本発明の一実施例においては
、試験装置はプロセッサがジャンプ動作を実行したとき
を検出し、プロセッサがプログラム・メモリから取出し
たいくつかのプログラム命令の一つの代りにプレーク・
ポイント（　ｂｒｅａｋｐｏｉｎｔ）命令を挿入するこ
とによシジャンプ動作の目標アドレスを判定する。この
命令の置換は、ジャンプ命令の実行後、命令フェッチ・
サイクルの一部として、プロセッサ・データ・バス上に
フレーク・ポイント命令を取出された命令のひとつの代
シに強制的に入れてやる、命令ジャミング回路（ｉｎｓ
ｔｒｕｃｔｉｏｎ　ｊａｍｍｉｎｇ　ｃ，ｉｒｃｕｉｔ
　）によシ行われる。これによシブレーク・ポイント動
作が実行された場合は、ジャンプ動作の目標アドレスは
命令メモリから取出されたプログラム命令のうちのブレ
ーク・ポイント命令で置換えられた命令を含んでいるア
ドレス位置である。この場合には、試験装置はこのブレ
ーク・ポイント命令の実行に応答して、プログラム・メ
モリから最初に取出されてブレーク・ポイント命令で置
換されたプログラム命令を元にもどす。したがって、こ
のプレーク・ポイント命令は、実行されたならばこのア
ドレスがジャンプ命令の目標アドレスであることを示す
フラグとして働く。プレーク・ポイント命令がプロセッ
サによシ実行されなければ、これはジャンプ命令目標ア
ドレスが、取出されたプログラム命令のうちの他のもの
を含んでいるロケーションだからである。したがって、
このプレーク・ポイント命令の実行および不実行は、ジ
ャンプ命令の結果プロセッサがフェッチしたことによっ
て取出されたプログラム命令のうちのどれが実際に実行
されたかを試験装置に対して示すフラグとして働く。こ
のようにして、試験装置は試験対象のプロセッサが実際
に実行するプログラム命令のシーケンスを工確に記録す
る。
〔発明の実施例〕
試験装置の分野において、各プロセッサ命令フェッチ・
サイクル中に複数の命令を取出すプロセッサにより行わ
れる順次的プログラム実行をモニタすることが問題とな
っている。多くのプロセッサでは、３２ビット幅のデー
タ・バスを使って、そのプロセッサの各命令フェッチ・
サイクル中に２つの１６ビット命令を取出す。この動作
をすることによシ、プロセッサはプログラム命令を主と
して顆番に実行するためプログラム命令フェッチ・サイ
クル数が半分しか必要なくなるので、プロセッサの効率
が向上する。このような構成では、プログラム命令のシ
ーケンス中にジャンプ型の動作に遭遇した場合、或る種
のプロセッサではそれが実行したプログラム命令のシー
ケンスを正確に追跡することは困難である。ジャンプ動
作が発生すると、プロセッサは命令バッファからそこに
残っていたプログラム命令を消却してプログラム命令を
異なるアドレスからフェッチし始める。この異なるアド
レスからの最初のプログラム命令フェッチは、フルワー
ド境界Ｋ整列した３２ビットのフルワードの後半の１６
ビットだけが必要がときでも常に３２ビット分の命令を
得るように設計することがある。したがって、各命令フ
エツチ・サイクル中に複数のプログラム命令を取出すプ
ロセッサに関しては、現在入手可能な試験装置は、どの
命令がプロセッサによシ実際に実行され、どの命令が命
令バッファに一時的に格納されたもののジャンプ命令の
実行の直後に使用されないかを区別することができない
。
試験装置の構成 第１図は各命令呼出しサイクル中に複数のプログラム命
令を取出すことができるプロセッサの動作をモニタする
試験装置、およびこの試験装置と試験されるシステムと
の相互接続をブロック図の形で示してある。試験装置１
００は一組のケーブル１０２ヲ介して、プロセッサ１１
１によクで制御される被試験システム１０１に相互接続
されている。試験装置１００と試験されるシステム１０
１との接続は、被試験システム１０１の状態バス１２ｌ
，アドレス・バス１２０、およびデータ・バス１２２が
試験装置１００と相互接続されるように行われる。この
接続により、試験装置１００は被試験システム１０１の
正確な動作をモニタすることができる。
試験装置１００は典型的には、キーボード１０８および
ビデオ・モニタ１１０を備えたコンピュータ１０９のよ
うなホストを備えている。コンピュータ１０９および試
験装置１００の付加回路（図示してない）の機能は、被
試験システム１０１の中のプロセッサ１１１により実行
されるプログラム命令動作のシーケンスを記録すること
である。試験装置１００のこの付加回路の機能は、コン
ピュータ１０９のこのソフトウエアと同様に周知であシ
、ここに詳細に開示することはしない。コンピュータ１
０９はたとえばＨｅｗｌｅｔｔ−Ｐａｃｋａｒｄモデル
９０００シリーズ３００コンビ島−夕とすることができ
、付加試験装置はたとえばＨｅｗｌｅｔｔ−Ｐａｃｋａ
ｒｄ　６４１２０測定ノ《ツケージＫ含まれている。
試験装置１００の記録・分析回路およびソフトウエアは
被試験システムのプロセッサ１１１の命令の流れを正確
に知ることはできない。というのは、プロセッサ１１１
がジャンプ、分岐、割り込み、あるいは他の同様な動作
をした場合はいつでも、プログラムの流れが順序的でな
くなる可能性があるからである。これらの状況において
は、プロセッサ１１１はプログラム・メモリから最初に
取出された動作シーケンスに従うのではなく、目標アド
レスという新しいアドレスから複数の命令をフェッチす
るかもしれない。被試験システム１０１のプロセッサ１
１１の内部動作を複製する（ｒｅｐｌｉｃａｔｅ　）か
模擬するかしてどの命令が実行されどれが実行されなか
ったかを明らかにすることは可能であるが、これは人間
がかなシの程度介入しなければならず、経費がかかシ且
つ間違いを起しやすい。エミュレータ・ボッド１０３は
、どの命令が実行されなかったかを、被試験システム１
０１のプロセッサＫ間接的に自白させるように機能する
。これはソフトウエア・モニタを実行させたりあるいは
被試験システムのリアルタイム動作にかなシな影響を及
ぼすダンブ動作を実行することなく行われる。
第４図Ｋ示す接続は、被試験システム１０１のプロセッ
サ１１１の動作のエミエレーシロンを示している。この
アプリケーシ鱒ンでは、被試験システム１０１に通常存
在するプロセッサ１１１は、エミュレータ・ボッド１０
３で置換えられる。エミュレータ・ポッド１０３は被試
験システム１０１から取外されたプロセッサ１１１と同
じ仕方で動作する。ケーブル１０２は被試験システム１
０１のプロセッサ１１１が通常取付けられているコネク
タに差込まれている。ケーブル１０２は第１図に示すよ
うに、アドレス・バスｌ２０、状態バス１２１、および
データ・バス１２２を被試験システム１０１からエミュ
レータ・ボッド１０３のプロセッサ１０４までもって行
く。プロセッサ１０４はプロセッサ１１１と同じデバイ
スであるか、またはプロセッサ１１１の動作をエミュレ
ートしてプロセッサ１０４が被試験システム１０１のプ
ログラム命令を「透明に」、つまりあたかもプロセッサ
１１１が動作しているかのように実行するデバイスであ
る。被試験システム１０１のプロセッサのアドレス・バ
ス１２０および状態バス１２１はプロセッサ１０４に直
接接続されている。被試験システム１０１のプロセッサ
のデータ・バス１２２はバッファ１０５を経由してプロ
セッサ１０４に接続される。
バッファ１０５の機能については以下に記す。このよう
にして、エミエレータ・ポンド１０３はプロセッサ１１
１のように動作する。
プログラム分岐の例 命令フェッチ・サイクル毎に複数の命令を取出すプロセ
ッサの一例は米国のＭｏｔｏｒｏｌａ　Ｉｎｃｏｒｐｏ
ｒａｔｅｄのＭＣ６８０２０・マイクロプロセッサであ
る。このデバイスは１６ビット語を基本とする命令セッ
トを持っている。しかし、このマイクロプロセッサの性
能を向上させるため、ＭＣ６８０２０は命令フェッチ・
サイクル毎Ｋ合わせて３２ピットの情報となる２つの語
をフェッチし、これによりデータ・バスのスループット
を向上させている。この一例は、ＪＭＰ（ＡＯ）命令の
ようなジャンプ動作が発生したとき、３２ビットの命令
が指定されたアドレスからフェッチされることである。
この動作はプロセッサの内部レジスタ（ＡＯ）に入って
いる目標アドレスへのジャンプを伴う。レジスタＡＯは
プロセッサの内部レジスタであるから、このレジスタに
入っているアドレスの値をプロセッサ内部の算術論理動
作を複製することなく決定することは不可能である。し
たがって、プロセッサが取出した２語のうちのどちらが
目標アドレスに相当しておシ、プロセッサが取出した２
語のうちのどちらがプロセッサが実行しない命令に相当
するか、を判定することは不可能である。
この問題を解決するために、第１図に示すエミエレータ
・ポッド１０３は２語のうちのどちらがプロセッサによ
り実行されるかを、プログラム命令のシーケンス中で間
接的に指示する。これは第１図に示すバッファ１０５、
命令混入回路（　ｉｎｓｔｒｕｃｔｉｏｎｊａｍ　ｃｉ
ｒｃｕｉｔ　）１０６、およびカウンタ／比較器１０７
を用いて行われる。カウンタ／比較器１０７はプロセッ
サ１０４からのアドレス・バス１２０に現われるアドレ
スで決まるプログラム命令の順序（ｓｅｑｕｅｎｃｉｎ
ｇ）を監視する。カウンタ／比較器１０７が、プロセッ
サ１０４により実行されるプログラム命令のシーケンス
中の次の数値のアドレスを表わしていないアドレスをア
ドレス・バス１２０上で検出した場合、これはプロセッ
サ１０４が順番から外れたアドレスからフェッチしよう
としていることを示す。
Ｍｅ　６８０２０　　プロセッサの場合には、取出され
た３２ビット語の高位アドレス側１６ビットまたは低位
アドレス側１６ビットの一方が、プロセッサ１０４がそ
れを使って実行を継続する命令であムプログラム命令の
シーケンスを徹底的に分析しない限シ、２つの１６ビッ
ト語のうちのどちらがこの状況でプロセッサ１０４によ
り実行されるかを判定するのは不可能である。これら２
語のうちのどちらがプロセッサ１０４により実行される
かを決めるために、カウンタ／比較器１０７は、アドレ
ス・バス１２０に現われるアドレスの順序の乱れに応答
して、導線１１２を介してバッファ１０５および命令混
入回路１０６を同時に付勢する。バッファ１０５は、プ
ロセッサ１０４から被試験システム１０１のアドレス・
バス１２０上に出力されるアドレスに応答して被試験シ
ステム１０１のデータ・バス１２２上に現われる２つの
１６ビット語のうちの一方を捕捉する。
これと同時に、命令混入回路１０６は被試験システム１
０１のデータ・バス１２２から捕捉された命令の代シに
所定の命令をローカル・データ・バス１２３に出力する
。このようにして、例えば、３２ビット語の低位アドレ
ス側１６ビットをバッファ１０５の中に捕え、データ・
バス１２３上のその場所に命令混入回路１０６によシプ
レーク・ポイント命令（ＢＫＰＴ　）を代わりに置《と
じよう。低位アドレス側１６ビット語が、順序の乱れた
アドレスをアドレス・バス１２０に出現させたジャンプ
動作の目標である場合は、ブレーク・ポイント受付サイ
クル（ｂｒｅａｋ　ｐｏｉｎｔ　ａｃｋｎｏｗｌｅｄｇ
ｅ　ｃｙｃｌｅ）をプロセッサ１０４が実行し、これに
よシ低位側１６ビット語がジャンプ動作に応答して実行
される命令であったことが示される。この場合には、カ
ウンタ／比較器１０７がバッファ１０５を付勢して、上
述のようＫ捕捉されていた最初に取出された命令を出力
させる。こうしてプロセッサ１０４はその動作な続行し
、これによってプロセッサ１０４Ｋよリ実行されるプロ
グラム命令の順序が判定される。
３２ビント語の高位アドレス側１６ビットがジャンプ命
令の目標であれば、ブレーク・ポイント受付サイクルは
発生せず、これにより試験装置１００は高位アドレス側
１６ビット語がジャンプ動作の目標であったと判定する
ことができる。したがって、この装置はプロセッサ１０
４が取出した２つの１６ビット語のうちのどちらがジャ
ンプ動作の目標であるかを、ブレーク・ポイント命令を
実行するというオーバヘッドだけで正確に識別すること
ができる。
上の例ではプレーク・ポイント命令を本発明の動作説明
に使用したが、他の同様な命令をこの代シに使用するこ
とができる。必要なことは、この混入させる命令がわず
かのプログラム実行時間しか必要とせず、実行中のプロ
グラム内のデータを変改したシコードに影響を与えたシ
してプロセッサ１０４の実際の動作に影響することがな
いということである。この配慮により、プログラムの流
れをゑ少のオーバヘッドだけでリアルタイム追跡するこ
とができる。それは混入される命令がプロセッサ１０４
の動作にほとんど影響を及ぼさないからである。プレー
ク・ポイント動作のがゎシに用いることができる他の命
令の例はトラップ（　ＴＲＡＰ　）命令である。この命
令を実行するとプロセッサは更にもう１つの命令しか持
っていないモニタ・プログラムに制御を移す。トラップ
命令を用いた場合には、プログラム・フローへの実質的
な介入が、フレーク・ポイント命令の場合よシもわずか
に多くなる。しかし、被試験システム１０１のリアルタ
イム動作が主たる重要事でないときは実行可能な代案で
ある。
試験システムの流れ図 このシステムの動作を更に例示するため纜、第２図およ
び第３図にそれぞれ命令メモリとその内容、およびこの
装置の動作の流れ図を示す。第２図はプロセッサ１０４
がプログラム・メモリから取出すプログラム命令の並び
を示している。第２図Ｋ示す最初の２つの命令は、プロ
セッサ１０４にょシ実行される命令の長い並びであるか
もしれない命令列中の最後に取出された命令を表してい
る。
各命令にはその左側にそのアドレス（ここではバイト・
アドレスであることに注意）がふられている。ここでは
、アドレスは例示の目的でそれぞれ１０００および１０
０２と任意に選定されている。これら２つの連続したア
ドレスはプロセッサ１０４によシ１回のプログラム命令
フェクチ・サイクルで読出され、これによりメモリから
２つの１６ビット語が取出される。第２図に示す例では
、これらの命令はそれぞれＮＯＰおよびＪＭＰ（ＡＯ）
である。プロセッサ１０４は、プログラム・メモリから
取出された命令のシーケンスを実行するにあたシ、最初
にアドレス１０００にある命令を実行する。プロセッサ
１０４はこの動作が完了するとアドレス１００２から取
出された命令に進み、ＪＭＰ（ＡＯ）命令を実行する。
このプログラム命令によシ、プロセッサ１０４は変数Ａ
Ｏが指示するアドレスに格納されている命令を取出す。
モトローラのＭ０６８０２０プロセッサの場合、ＡＯは
プロセッサ１０４の内部レジスタな表わしている。
第３図の流れ図には第１図に示す装置の動作を示してあ
る。ステップ３０１で、カウンタ／比較器１０７はプロ
セッサ１０４が出力する新しいアドレス毎にアドレス・
バス１２０をモニタする。ステップ３０２で、カウンタ
／比較器１０７はこのアドレスがこれまでＫ取出された
プログラム命令の系列中の次のアドレスであるか判断す
る。第２図に示すアドレス１０００および１００２の場
合にはこれらアドレスはこの数の１＠序で流れる一連の
プログラム命令の一部であるとする。それ故、カウンタ
／比較器１０７は、これら取出された命令はプロセッサ
１０４がアクセスしたアドレスの継続順序の次のアドレ
スであると判断し、ステップ３０１に戻ってアドレス・
バス１２０に現われる次のアドレスをモニタする。プロ
セッサ１０４がアドレス１００２から取出した命令を実
行すると、プロセッサ１０４はレジスタＡＯが指示して
いるアドレス・ロケーションまでジャンプする必要があ
るので、プログラム命令のシーケンスが中断される。例
示の目的で、値ＡＯを２０００に選定する。したがって
、プロセッサ１０４はアドレス・バス１２０に２０００
を出力する。ステップ３０１で、カウンタ／比較器１０
７はアドレス・バス１２０に新しいアドレスが現われた
ことに応答して、ステップ３０２で、このアドレスを以
前にアドレス・バス１２０上に現われ、記録されていた
アドレスと比較する。アドレス・バス１２０に現在ある
このアドレス（２０００）はアドレス系列中の次のアド
レスではないから、処理はステップ３０３に進み、カウ
ンタ／比較器１０７がバンファ１０５を付勢してプロセ
ッサ１０４がプログラム・メモリから取出す２語のうち
の１語を捕捉させる。
第２図において、アドレス２０００の命令はＭＯＶＥＤ
ｏ，ＤＩなる命令として示され、アドレス２００２にあ
る次の命令はＭＯＶＥ　　ＤＩ、Ｄ２なる命令である。
プロセッサ１０４はこれらの両方の命令を１回の命令フ
ェッチ・サイクルで取出すので、これら２つのアドレス
のどちらがその直前に実行されたジャンプ動作の目標で
あるかは明らかでない。それ故、ステップ３０３で、バ
ッファ１０５がメモリからプロセ冫サ１０４により取出
された２つの命令の一方を捕捉する。例示の目的で、メ
モリから取出された２語のうちの低位アドレス側に相当
するアドレス２０００　にある命令がバッファ１０５に
格納されるとする。ステップ３０４で、カウンタ／比較
器１０７は命令混入回路１０６を付勢してプログラム・
メモリのメモリ・口ケーシ覆ン２０００に格納されてい
た命令の代シに予め定められた命令をデータ・バスに出
力させる。例示の目的で、ここではフレーク・ポイント
命令（ＢＫＰＴｎ　）がメモリ・ロケーシ腸ン２０００
に格納されていたプログラム命令の代シにローカル・デ
ータ・バス１２３Ｋ出力されるものとする。ステップ３
０５で、プロセッサ１０４が実行した次の命令がプロセ
ッサ１０４により取出されたところの３２ビット語の低
位アドレス側に現われてそれ故に捕捉された命令の代り
にローカル・データ・バス１２３に出力された予め定め
られた命令であるか否かを、エミュレーシラン・ボッド
１０３が判定する。この命令が予め定められた命令でな
い場合には、処理はステップ３０６に進み、コンピュー
タ１１０は、取出された語のうちの高位アドレス側がこ
の処理サイクル中にプロセッサ１０４により実行された
命令であることを記録する。次に処理はステップ３０１
に戻り、カウンタ／比較器回路１０７が上述のようにア
ドレス・バス１２０をモニタし続ける。
ステノブ３０５で、プロセッサ１０４が実行した次の命
令がプログラム・メモリから取出され捕捉された語の代
りにローカル・データ・バス１２３に混入させられた予
め定められた命令であれば、ステップ３０７で、コンピ
ュータ１１０が捕捉されていた命令をプロセッサ１０４
によシ実行されるプログラム命令のシーケンス中の次の
命令として記録する。
ＭＣ　６　８　０　２　０　　プロセッサでは、ＢＫＰ
Ｔｎ命令の実行は独特の動作であって容易に検出される
。ステップ３０８で、バッファ１０５はアドレス・ロケ
ーション２０００　Ｋ現われ捕捉されていた命令をロー
カル・データ・バス１２３に出力し、プロセッサ１０４
がこの命令をその動作の通常サイクルの一部として実行
することができるようにする。
〔発明の効果〕
以上説明したように、バクファ１０５、カウンタ／比較
器回路１０７、および命令混入回路１０６を使用するこ
とによシ試験装置１００がプロセッサ１０４により実行
されるプログラム命令のシーケンスを、予め定められた
プログラム中をたどりながら、正確に決定することがで
きる。プロセッサ１０４の動作のリアルタイム性能はこ
の試験装置の使用Ｋよシ最小限の影響を受けるだけであ
る。とい５のはプログラム命令を実行する通常の流れか
ら逸脱するのは取出された２つのプログラム命令のうち
どれがジャンプ動作に応答してプロセッサ１０４により
実行されるかを間接的に知らせるブレーク・ポイント動
作を時々挿入することだけだからである。
本発明の特定の実施例を開示したが当業者は付記した特
許請求の範囲に入る別の実現形態を工夫することができ
るしまたそうしようとするであろう。
【図面の簡単な説明】
第１図は本発明の一実施例のブロック図、第２図はジャ
ンプ動作の例を説明する図、第３図は本発明の一実施例
の動作を示すフローチャート、 第４図はエミュレータ・ボンドと被試験システムとの接
続形態を例示する図である。 １００：試験装置 １０１：被試験システム １０２：ケーブル １０３　：エミュレータ・ボッド １０４，　１１１　：プロセッサ １０５：バッファ １０６：命令混入回路 １０７：カウンタ／比較器 １０８：キーボード １０９：コンピュータ １１０：ビデオ・モニタ ｌ１２：導線 １２０：アドレス・バス １２１：状態バス １２２：データ・バス １２３：ローカル・データｅバス。

Claims (4)

    【特許請求の範囲】
  1. （１）被試験システムの動作をモニタする試験システム
    であって、 前記被試験システムはプログラム命令フェッチ・サイク
    ルの間にプログラム・メモリから複数の命令を取出すプ
    ロセッサを有し、 前記各命令は前記プログラム・メモリ中の関連するアド
    レス・ロケーシヨンにストアされており、 前記試験システムは前記プロセッサによって実行された
    命令シーケンスを判定し、 下記の（ａ）ないし（ｃ）を設けたことを特徴とする試
    験システム： （ａ）命令フェッチ・サイクルの間に前記プロセッサに
    よって取出された前記複数の命令の各々のメモリ・アド
    レスを走査する手段； （ｂ）前記走査する手段に応答し、前記取出された命令
    が非連続的な命令フェッチを表している場合には前記取
    出された命令のうちの１つを予め定められた命令と取代
    える手段； （ｃ）前記予め定められた命令の実行に応答し、前記実
    行された予め定められた命令を前記取出された命令のう
    ちの前記１つで置換する手段。
  2. （２）被試験システムの動作をモニタするシステムにお
    ける命令実行シーケンス判定方法であって、 前記被試験システムはプログラム命令フェッチ・サイク
    ルの間にプログラム・メモリから複数の命令を取出すプ
    ロセッサを有し、 前記各命令は前記プログラム・メモリ中の関連するアド
    レス・ロケーションにストアされており、 下記（ａ）ないし（ｃ）のステップを設けて前記プロセ
    ッサによって実行された命令のシーケンスを判定する命
    令シーケンス判定方法： （ａ）命令フェッチ・サイクルの間に前記プロセッサに
    よって取出された前記複数の命令の各々のメモリ・アド
    レスを走査し； （ｂ）前記取出された命令が非連続的な命令フェッチを
    表わしている場合には前記取出された命令の１つを予め
    定められた命令と取代え；（ｃ）前記プロセッサが前記
    予め定められた命令を実行したことに応答し、前記実行
    された予め定められた命令が取代えたところの前記取出
    された命令の前記１つをもとに戻す。
  3. （３）被試験システムの動作をモニタする試験システム
    であって、 前記被試験システムはプログラム命令フェッチ・サイク
    ルの間にプログラム・メモリから複数の命令を取出すプ
    ロセッサを有し、 前記各命令は前記プログラム・メモリ中の関連するアド
    レス・ロケーションにストアされており、 前記試験システムは前記プロセッサによって実行された
    命令シーケンスを判定し、 下記の（ａ）ないし（ｄ）を設けたことを特徴とする試
    験システム： （ａ）命令フェッチ・サイクルの間に前記プロセッサに
    よって取出された前記複数の命令の各々のメモリ・アド
    レスを走査する手段； （ｂ）下記の（ｂ−１）ないし（ｂ−３）を含み、前記
    走査する手段に応答し、前記取出された命令が非連続的
    な命令フェッチを表している場合には前記取出された命
    令のうちの１つを予め定められた命令と取代える手段： （ｂ−１）前記プロセッサと前記プログ ラム・メモリとの間に挿入され前記予め定 められた命令を前記取出された命令のうち の前記１つのかわりに前記プロセッサへ送 出する手段； （ｂ−２）前記取出された命令のうちの 前記１つを捕えるバッファ手段； （ｂ−３）下記（ｂ−３−１）を含み、 前記プロセッサが前記予め定められた命令 を実行したことに応答して前記取出された 命令のうちの前記１つをもどす手段： （ｂ−３−１）前記プロセッサが前記 予め定められた命令を実行したことに応 答して前記捕えられた命令を前記バッフ ァ手段から読出して前記プロセツサへ与 える手段； （ｃ）前記取出された命令についての記録を行なう手段
    ； （ｄ）前記プロセッサが前記予め定められた命令を実行
    しなかった場合には前記命令フェッチ・サイクル中に取
    出された前記複数の命令中の前記記録された命令を消去
    する手段。
  4. （４）被試験システムの動作をモニタする試験システム
    であって、 前記被試験システムはプログラム命令フェッチ・サイク
    ルの間にプログラム・メモリから複数の命令を取出すプ
    ロセッサを有し、 前記各命令は前記プログラム・メモリ中の関連するアド
    レス・ロケーシヨンにストアされており、 前記試験システムは前記プロセッサによって実行された
    命令シーケンスを判定し、 下記の（ａ）ないし（ｃ）を設けたことを特徴とする試
    験システム： （ａ）非連続的命令フェッチに応答し、プログラム命令
    フェッチ・サイクルの間前記プ ロセッサによって取出された前記複数の命 令のうちの１つを捕える手段； （ｂ）前記非連続的命令フェッチに応答し、前記捕えら
    れた命令を予め定められた命令 と取代える手段； （ｃ）前記プロセッサが前記予め定められた命令を実行
    したことに応答し、前記実行さ れた予め定められた命令を前記捕えられた 命令で置換える手段。
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