JPH0223666A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0223666A JPH0223666A JP63174123A JP17412388A JPH0223666A JP H0223666 A JPH0223666 A JP H0223666A JP 63174123 A JP63174123 A JP 63174123A JP 17412388 A JP17412388 A JP 17412388A JP H0223666 A JPH0223666 A JP H0223666A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- gate
- trench
- diffusion layer
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、トレンチ・ゲートＭＯＳ
ゲート電極配線構造に関する。
ＦＥＴの
［従来の技術］、
従来、トレンチ・ゲー）ＭＯＳ ＦＥｊＴの要部の断
面（イヴ造は、第３図に示す如き構造であった。
面（イヴ造は、第３図に示す如き構造であった。
すなわち、Ｓｉ基板２１０表面にはトレンチ・ゲートと
なるべき位置にトレンチ（溝）が形成され、該溝内にゲ
ート酸化膜２２が形成され、該溝内に多結晶Ｓｉより成
るゲート電極２３が少なくとも埋め込まれて成り、前記
８１基板の表面で、トレンチ・ゲートの両側にソースあ
るいはドレインと成る拡散層２４．２４’が形成されて
成り、該拡散層２４．２４’とゲート電極２３とはゲー
ト酸化膜２２を介して重ね合わされて成るのが通例であ
った。
なるべき位置にトレンチ（溝）が形成され、該溝内にゲ
ート酸化膜２２が形成され、該溝内に多結晶Ｓｉより成
るゲート電極２３が少なくとも埋め込まれて成り、前記
８１基板の表面で、トレンチ・ゲートの両側にソースあ
るいはドレインと成る拡散層２４．２４’が形成されて
成り、該拡散層２４．２４’とゲート電極２３とはゲー
ト酸化膜２２を介して重ね合わされて成るのが通例であ
った。
［発明が解決しようとする課題］
しかし、上記従来技術によるとゲート電極と拡散層とが
、とりわけドレイン拡散層とが誘電体膜をはさんで容量
結合することとなり、トランジスタの速度を定めるτ二
ＯＲ式（τ：速度、Ｃ：容量、Ｒ：抵抗）の内 Ｃを大
きくする事となり、トランジスタの速度を遅くすると云
う課題があった。
、とりわけドレイン拡散層とが誘電体膜をはさんで容量
結合することとなり、トランジスタの速度を定めるτ二
ＯＲ式（τ：速度、Ｃ：容量、Ｒ：抵抗）の内 Ｃを大
きくする事となり、トランジスタの速度を遅くすると云
う課題があった。
本発明は、かかる従来技術の課題をなくする新しいトレ
ンチ・ゲー）ＭＯＳ ＦＥＴのゲート構造を提供する
事を目的とする。
ンチ・ゲー）ＭＯＳ ＦＥＴのゲート構造を提供する
事を目的とする。
［課題を解決するだめの手段］
上記課題を解決するために、本発明は、半導体装置に関
し、トレンチ・ゲートＭＯ８ＦＦ１Ｔのゲート電極をソ
ース及びドレイン拡散層領域と重ね合わせ無く形成する
領域を有する様に形成する手段をとる。
し、トレンチ・ゲートＭＯ８ＦＦ１Ｔのゲート電極をソ
ース及びドレイン拡散層領域と重ね合わせ無く形成する
領域を有する様に形成する手段をとる。
［実施例］
以下、実施０例により本発明を詳述する。
第１図は本発明の一実施例を示すトレンチ・ゲ−）ＭＯ
Ｓ １’ＥＴの要部の断面図である。すなわち、Ｓｉ
基板１の表面には、トレンチ・ゲート部にトレンチが形
成され、該トレンチの内壁にゲート酸化膜２を形成し、
次でゲート電極６をａＶＤ法にて多結晶Ｓｉを埋め込ん
で形成すると共に、周辺は酸化膜で被覆されているので
、該酸化膜をマスクとしながら、ゲート電極の一部をホ
トレジストの窓開は部から拡散層の深さ寸法のみ深めに
エツチングし、ゲート電極６となし、次で拡散層４，４
′をイオン打込み等により形成する事により、ゲート電
極乙の一部又は全部が拡散層４゜４′と重ね合わせが無
い様に形成する事ができる第２面は、本発明の他の実施
例を示すトレンチ・ゲー）ＭＯＳ ＦＥＴの要部の断
面図である。
Ｓ １’ＥＴの要部の断面図である。すなわち、Ｓｉ
基板１の表面には、トレンチ・ゲート部にトレンチが形
成され、該トレンチの内壁にゲート酸化膜２を形成し、
次でゲート電極６をａＶＤ法にて多結晶Ｓｉを埋め込ん
で形成すると共に、周辺は酸化膜で被覆されているので
、該酸化膜をマスクとしながら、ゲート電極の一部をホ
トレジストの窓開は部から拡散層の深さ寸法のみ深めに
エツチングし、ゲート電極６となし、次で拡散層４，４
′をイオン打込み等により形成する事により、ゲート電
極乙の一部又は全部が拡散層４゜４′と重ね合わせが無
い様に形成する事ができる第２面は、本発明の他の実施
例を示すトレンチ・ゲー）ＭＯＳ ＦＥＴの要部の断
面図である。
すなわち、Ｓｉ基板１１の表面にはトレンチ・ゲートと
なる部分にトレンチが形成され、該トレンチ内壁にゲー
ト酸化膜１２が形成されると共に、次で、多結晶Ｓｉを
ＯＶＤ法等によりトレンチ内を埋め込むと共に８１基板
１１の表面にも形成し、該多結晶Ｓ１をイオン打込みに
より拡散層となした後、ホトエツチングによりゲート電
極１３と拡散層１４．１４’とを重ね合わせ無く形成し
たものである。
なる部分にトレンチが形成され、該トレンチ内壁にゲー
ト酸化膜１２が形成されると共に、次で、多結晶Ｓｉを
ＯＶＤ法等によりトレンチ内を埋め込むと共に８１基板
１１の表面にも形成し、該多結晶Ｓ１をイオン打込みに
より拡散層となした後、ホトエツチングによりゲート電
極１３と拡散層１４．１４’とを重ね合わせ無く形成し
たものである。
［発明の効果］
本発明により、ゲート電極と少くともドレイン拡散層と
の重ね合わせ部が減少し、重ね合わせに伴う容量の減少
による速度向上を計ることができる効果がある。
の重ね合わせ部が減少し、重ね合わせに伴う容量の減少
による速度向上を計ることができる効果がある。
第１図及び第２図は本発明の実施例を示す要部の断面図
であり、第６図は従来技術を示す要部の断面図である。 １、ｉｉ、、２１・・・・・・・・・Ｓ１基板２．２１
，２２・・・・・・・・・ゲート酸化膜３．１３，２３
・・・・・・・・・ゲート電極１１ 、４’ 、 １
４ 、１４’・・・・・・拡散層以上
であり、第６図は従来技術を示す要部の断面図である。 １、ｉｉ、、２１・・・・・・・・・Ｓ１基板２．２１
，２２・・・・・・・・・ゲート酸化膜３．１３，２３
・・・・・・・・・ゲート電極１１ 、４’ 、 １
４ 、１４’・・・・・・拡散層以上
Claims (1)
- トレンチ（溝型）ゲートＭＯＳＦＥＴのゲート電極はソ
ース及びドレイン拡散層領域と重ね合わせ無く形成され
た領域を有する事を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63174123A JPH0223666A (ja) | 1988-07-12 | 1988-07-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63174123A JPH0223666A (ja) | 1988-07-12 | 1988-07-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0223666A true JPH0223666A (ja) | 1990-01-25 |
Family
ID=15973053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63174123A Pending JPH0223666A (ja) | 1988-07-12 | 1988-07-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0223666A (ja) |
-
1988
- 1988-07-12 JP JP63174123A patent/JPH0223666A/ja active Pending
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