JPH0223670A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPH0223670A
JPH0223670A JP63174128A JP17412888A JPH0223670A JP H0223670 A JPH0223670 A JP H0223670A JP 63174128 A JP63174128 A JP 63174128A JP 17412888 A JP17412888 A JP 17412888A JP H0223670 A JPH0223670 A JP H0223670A
Authority
JP
Japan
Prior art keywords
trench
gate oxide
oxide film
diffusion layers
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63174128A
Other languages
English (en)
Inventor
Seiichi Iwamatsu
誠一 岩松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
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Priority to KR1019890007221A priority patent/KR0173111B1/ko
Priority to US07/360,486 priority patent/US5142640A/en
Publication of JPH0223670A publication Critical patent/JPH0223670A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
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    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はトレンチ−ゲートＭＯＳ −ト酸化膜構造に関する。
ＩＰ］！ｌ！Ｔのゲ すなわち、Ｓｉ基板２１の表面に形成されたトレンチ部
にはゲート酸化膜２２とゲート電極２４が形成され、前
記ゲート酸化膜２２のソースあるいはドレイン拡散層２
５．２５’の表面に於てゲート電極２４との重ね合わせ
部酸化膜２３．２３’は同一の厚みを有しているのが通
例であった。
［発明が解決しようとする課題］ しかし、上記従来技術によると、ゲート電極と拡散層と
の重ね合わせ部での電気容量が増大し、トレンチ・ゲー
）ＭＯＳ　　ＦＦ１Ｔ素子のスイッチング速度を低下さ
せると云う課題があった。
本発明は、かかる従来技術の課題を解決するためのトレ
ンチ・ゲー）ＭＯＳ　　ＦＦ１Ｔの新らしいゲート酸化
膜構造を提供する事を目的とする。
［従来の技術功 従来のトレンチ愉ゲー）ＭＯＳ　　ＦＥＴは第３図に要
部の断面図として示す如きゲート酸化膜構造を取るのが
通例であった。
［課題を解決するための手段］ 上記課題を解決し、上記目的を達成するために本発明は
半導体装置に関し、トレンチ・ゲートＭＯ３ＦＥＴのゲ
ート酸化膜を拡散層とゲート電極との重ね合わせ部に於
て、他のゲート酸化膜厚より厚く形成する手段を取る。
［実施例コ 以下、実施例により本発明を詳述する。
第１図及び第２図は本発明の実施例を示すトレンチ・ゲ
ー）ＭＯ３ＦＩＴの要部の断面図である。
第１図では、Ｓｉ基板１の表面からまずソース及びドレ
インの拡散層５，５′となる拡散層を全面にイオン打込
み等により形成後、トレンチを形成し、該トレンチの側
壁にゲート酸化膜２を形成すると、拡散層５，５′と接
するゲートｚ化膜６．３′は図示の如く、熱酸化による
と他のゲート醸化膜領域より厚く形成される。この場合
、拡散層５，５′の表面にも厚い酸化膜が形成されるこ
とになるが、図では省略されている。次でトレンチ内に
ＯＶＤ法により多結晶Ｓ１やＴｉＮあるいはｗ、ｗｓｉ
等から成るゲート電極４′を埋め込んで形成されて成る
。
第２図では、８１基板１１の表面にル＋ｐｏ　１ｙＳｉ
から成る拡散層１５　、１５’を全面に形成後、該拡散
層１５　、１５’をトレンチ・エッチすると共に、Ｓｉ
基板１１もトレンチ・エッチし、前記拡散層１５　、１
５’のトレンチ巾を少し広くエツチング後、ゲート酸化
膜１２と、拡散層１５゜１５′の表面を含む側面に厚い
ゲート酸化膜１３．１６′を同時に熱酸化により形成後
、ゲート電極１４をＯＶＤ法によりトレンチを埋め込ん
で形成する。
第１図及び第２図及び第６図共、ゲート電極４．１４．
２４は８１基板１，１１．２１の表面等から突出し、絶
縁膜を介して延在して形成されるものである。
［発明の効果コ 本発明により、トレンチ・ゲー）ＭＯＳ　　ＦＥＴのゲ
ート電極ととりわけドレイン拡散層との電気容量低減に
よるスイッチング速度や伝播速度の向上を計ることがで
きる効果がある。
【図面の簡単な説明】
第１図及び第２図は本発明の実施例を示す断面図、第３
図は従来技術のトレンチ・ゲー）ＭＯ５ＦＥＴの要部の
断面図である。 １．１１．！１・・・・・・Ｓｉ基板 ２．１２．２２・・・・・・ゲート酸化膜５．５’　　
、１３，１３’　、２３，２１’・・・・・・・・・・
・・・重ね合わせ部酸化膜 ４．１４，２４・・・・・・ゲート電極５．５’　　、
１５，１５’　、２５，２５’・・・・・・・・・・・
・・・・拡散層 以上

Claims (1)

    【特許請求の範囲】
  1. トレンチ・ゲートＭＯＳＦＥＴのゲート酸化膜を拡散層
    とゲート電極との重ね合わせ部に於て他のゲート酸化膜
    厚より厚く形成されて成る事を特徴とする半導体装置。
JP63174128A 1988-06-02 1988-07-12 半導体装置 Pending JPH0223670A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP63174128A JPH0223670A (ja) 1988-07-12 1988-07-12 半導体装置
KR1019890007221A KR0173111B1 (ko) 1988-06-02 1989-05-30 트렌치 게이트 mos fet
US07/360,486 US5142640A (en) 1988-06-02 1989-06-02 Trench gate metal oxide semiconductor field effect transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63174128A JPH0223670A (ja) 1988-07-12 1988-07-12 半導体装置

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JPH0223670A true JPH0223670A (ja) 1990-01-25

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ID=15973147

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JP63174128A Pending JPH0223670A (ja) 1988-06-02 1988-07-12 半導体装置

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JP (1) JPH0223670A (ja)

Cited By (4)

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