JPH02236675A - Ｌｓｉ設計支援システム - Google Patents
Ｌｓｉ設計支援システムInfo
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- JPH02236675A JPH02236675A JP1058522A JP5852289A JPH02236675A JP H02236675 A JPH02236675 A JP H02236675A JP 1058522 A JP1058522 A JP 1058522A JP 5852289 A JP5852289 A JP 5852289A JP H02236675 A JPH02236675 A JP H02236675A
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- JP
- Japan
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- chip
- frame
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- connection
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/541—Dispositions of bond wires
- H10W72/547—Dispositions of multiple bond wires
- H10W72/5473—Dispositions of multiple bond wires multiple bond wires connected to a common bond pad
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Wire Bonding (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、設計を完了したＩＣチップとフレームとの間
の結線ルートを指示する図面（チップ・フレーム間結線
図面）を作成するＬＳＩ設計支援システムに関するもの
である． 〔従来の技術〕 第２図は従来のチップ・フレーム間結線図面作成を示し
た説明図である。図において、１はチップのパターン設
計を支援するチップ設計システム、２はＩＣの外部端子
となるフレームの設計を支援するフレーム設計システム
、ｌ２はチップ設計システム１で作成されたチップパタ
ーン図面（以下、チップ図面という）、１３はフレーム
設計システム２で作成されたフレーム構造図面（以下、
フレーム図面という）、１４はチップ図面ｌ２をフレー
ム図面１３の上に貼り合わせ、チップとフレームとの間
の結線ルートを示したチップ・フレーム間結線図面であ
る． 次に、第３図は第２図のチップ図面１２の拡大図である
．図において、１５はＩＣチップから信号を取り出すた
めの端子にあたるパッド、１６は論理機能を生み出すた
めに回路を形成している機能領域である． 第４図はＩＣチップの外部端子となるフレームの構成図
である．図において、１７は外部回路との電気的接点と
なるリードである．なお、記号Ａで示す領域は第２図の
フレーム図面１３を示すものである。
の結線ルートを指示する図面（チップ・フレーム間結線
図面）を作成するＬＳＩ設計支援システムに関するもの
である． 〔従来の技術〕 第２図は従来のチップ・フレーム間結線図面作成を示し
た説明図である。図において、１はチップのパターン設
計を支援するチップ設計システム、２はＩＣの外部端子
となるフレームの設計を支援するフレーム設計システム
、ｌ２はチップ設計システム１で作成されたチップパタ
ーン図面（以下、チップ図面という）、１３はフレーム
設計システム２で作成されたフレーム構造図面（以下、
フレーム図面という）、１４はチップ図面ｌ２をフレー
ム図面１３の上に貼り合わせ、チップとフレームとの間
の結線ルートを示したチップ・フレーム間結線図面であ
る． 次に、第３図は第２図のチップ図面１２の拡大図である
．図において、１５はＩＣチップから信号を取り出すた
めの端子にあたるパッド、１６は論理機能を生み出すた
めに回路を形成している機能領域である． 第４図はＩＣチップの外部端子となるフレームの構成図
である．図において、１７は外部回路との電気的接点と
なるリードである．なお、記号Ａで示す領域は第２図の
フレーム図面１３を示すものである。
第５図は第２図のチップ・フレーム間結線図面ｌ４の拡
大図である．図において、１８はチップとフレーム間を
接続するための配線線路（以下、ワイヤという）である
． 第６図は第５図のチップ・フレーム間結線図面１４に対
する実際の不良例を示した拡大図である。
大図である．図において、１８はチップとフレーム間を
接続するための配線線路（以下、ワイヤという）である
． 第６図は第５図のチップ・フレーム間結線図面１４に対
する実際の不良例を示した拡大図である。
図において、領域アはワイヤの接触不良、領域イはワイ
ヤの断線不良を示している． 次に、従来のチップ・フレーム間結線図面の作成内容を
について説明する．まず、第２図に示すチップ設計シス
テムｌ及びフレーム設計システム２を用い、作業者がそ
れぞれ対話的に作成したチンプデータ及びフレームデー
タを図面出力装置等により、チップ図面１２及びフレー
ム図面１３として出力する．このとき、２枚の図面の倍
率は同等にして出力する． そして、フレーム図面１３上にチップ図面１２を所定の
制限を守って貼り合わせ、人手によりチップ・フレーム
間の結線ルートを決め、チップ・フレーム間結線図１４
を作成する． 次に、このチップ・フレーム間結線図１４に基づいてＩ
Ｃの組み立てを行なう場合、第６図で示すようなワイヤ
ｌ８の接触・断線などが発生しないように、予め定めら
れたルールに対してチップ・フレーム間結線図１４が違
反していなかを人手によりチェックを行なう． ここで、ルールエラーがあった場合、チップ或いはフレ
ームの一部修正を行なう．このとき、ＩＣチップを修正
時にはチップ設計システムｌで、フレームヲ修正時には
フレーム設計システム２でそれぞれのデータの修正を行
なう．ここで、修正とはパフドｌ５の位！移動，リード
ｌ７の形状変更等のことである． 〔発明が解決しようとする課題〕 従来のチップ・フレーム間結線図面ｌ４の作成作業は、
上記のように人手により行われているため、ＬＳＩ等の
多ピン化に伴い作業時間の増大、ルールチェックのチェ
ック漏れ等が多くなるという欠点があった． また、ルールエラーの回避するための修正作業として、
チップ及びフレーム単位でパッド位置の移動やリード形
状の変更等を行なっていたため、修正ミス及び修正漏れ
などが発生し、結果的に作業時間の増大やＬＳＩの品質
低下等を引き起こすなどの欠点があった． 本発明は上記の欠点を解消するためになされたもので、
チップ設計システム１及びフレーム設計システム２から
の図面データや結線情報及びルールデータを新システム
で処理することで、人手によるチップ・フレーム間結線
図面１４の作成作業を合理化し、ＩＣチップ及びフレー
ムデータの修正が行なえるＬＳＩ支援システムを得るこ
とを目的とする． 〔課題を解決するための手段〕 本発明に係るＬＳＩ設計支援システムは、ＩＣチップの
設計を行なうチップ設計部と、このＩＣチップの外部端
子となるフレームの設計を行なうフレーム設計部と、チ
ップ設計部及びフレーム設計部で設計したＩＣチップ及
びフレームの図面データを合成するデータ合成部と、こ
の合成したＩＣチップとフレームとの間の結線情報を格
納する結線格納部と、この結線情報に従ってＩＣチップ
とフレームとの間の結線ルートを決める結線部と、この
結線部で決定した結線ルートに基づいて実際に結線した
場合に線間の断線及び線間の接触を防止するために定め
られたルールを格納するルール格納部と、結線部で行な
った結線にこの格納したルールに違反するエラー箇所が
ないかをチェックするルールチェック部と、このルール
チェック部により発見したエラー箇所の情報を格納する
エラー記憶部と、このエラーチェック部で発見したエラ
ー箇所の修正を行なう修正部と、ルールチェック部でエ
ラー箇所が発見できなかったもの或いはエラー箇所の修
正を行なったものを正式なチップ・フレーム間結線図面
データとして格納する図面データ格納部と、各データの
表示を行なう表示部とを備えている． 〔作 用〕 チップ図面データとフ冫ームデータを合成して結線ルー
トを自動的に決定し、この結線ルートを予め定められた
ルールとＴＩｉ認することによりチップ・フレーム間結
線図面を作成する． 〔実施例〕 次に、本発明について図面を参照して説明する．第１図
は本発明の一実施例を示すＬＳＩ設計支援システムのブ
ロック図である． 図において、１はＩＣチップのパターンの設計を対話的
に行なうチップ設計部、２はｉＣチップの外部端子とな
るフレームの設計を対話的に行なうフレーム設計部、３
はチップ設計部１とフレーム設計部２からチップ図面デ
ータ及びフレーム図面データを取り込みフレーム図面デ
ータの所定の位置にチップ図面データを合成するデータ
合成部、４はチップとフレーム間の結線情報を格納する
結線格納部、５は結線格納部４に格納した結線情報に従
って結線ルート決定を行なう結線部、６はチップとフレ
ームとの間の結線ルールを格納するルール格納部、７は
ルール格納部６に格納したルールデータに従ってチップ
とフレームとの間の結線ルートをチェックするルールチ
ェック部、８はルールチェックにより発生したエラー内
容を格納するエラー記憶部、９はルールチェックにより
発生したエラーを修正するための修正部、１０はエラー
が発生しなかったチップ・フレーム間結線図面データを
格納する図面データ格納部、１１は本システムで行なう
各処理時のデータ等を表示する表示部である． 次に、本実施例の動作について説明する．チップ設計部
１及びフレーム設計部２でそれぞれｔＣチップ及びフレ
ームの設計を対話的に行なう．その後、設計後のチップ
図面データ及びフレーム図面データをデータ合成部３で
取り込み、フレーム図面データの所定の位置にチップ図
面データを配置するかたちで、２つの図面データを合成
する．そして、予め結線格納部に格納していた結線情報
に従って、データ合成部３における処理後のチップ・フ
レーム合成図面データ上で結線ルート決定を結線部５に
おいて自動で行なう． 次に、このチップ・フレーム間結線図面データを予めル
ール格納部６に格納していた結線ルールに従ってルール
チェック部７でチェックを行ない、エラーが発生しなけ
れば正式なチップ・フレーム間結線図面として図面デー
タ格納部１０に格納する． 一方、エラーが発生すればそのエラー内容をエラー記憶
部８に格納し、修正部９でチップ・フレーム間結線図面
とエラー記憶部８に格納したエラー内容を表示部１１を
通して確認しながら、対話的にＩＣチップ及びフレーム
のデータ修正を行なう．また、修正したデータで再度結
線部での結線処理から各処理を行なうことができる．こ
のように本実施例におけるＬＳＩ設計支援システムは、
チップ・フレーム間結線図面の作成及び修正作業が自動
又は対話的に行なうことができる． また、修正時にエラー内容を修正データと同時に認識し
ながら行なえるため、作業効率及び信鯨性の向上を図る
ことができる． 〔発明の効果〕 以上説明したように本発明は、チップ図面データとフレ
ームデータを合成して結線ルートを決定し、この結線ル
ートを予め定めたルールに違反しているかを確認してい
るため、チップ・フレーム間結線図面の作成及び修正作
業を自動又は対話的に行なうことができる． また、修正時にエラー内容と修正データとを表示部を介
して同時に認識しながら行なえるため、作業効率及び信
鎖性の向上を図ることができるなど優れた効果を有する
．
ヤの断線不良を示している． 次に、従来のチップ・フレーム間結線図面の作成内容を
について説明する．まず、第２図に示すチップ設計シス
テムｌ及びフレーム設計システム２を用い、作業者がそ
れぞれ対話的に作成したチンプデータ及びフレームデー
タを図面出力装置等により、チップ図面１２及びフレー
ム図面１３として出力する．このとき、２枚の図面の倍
率は同等にして出力する． そして、フレーム図面１３上にチップ図面１２を所定の
制限を守って貼り合わせ、人手によりチップ・フレーム
間の結線ルートを決め、チップ・フレーム間結線図１４
を作成する． 次に、このチップ・フレーム間結線図１４に基づいてＩ
Ｃの組み立てを行なう場合、第６図で示すようなワイヤ
ｌ８の接触・断線などが発生しないように、予め定めら
れたルールに対してチップ・フレーム間結線図１４が違
反していなかを人手によりチェックを行なう． ここで、ルールエラーがあった場合、チップ或いはフレ
ームの一部修正を行なう．このとき、ＩＣチップを修正
時にはチップ設計システムｌで、フレームヲ修正時には
フレーム設計システム２でそれぞれのデータの修正を行
なう．ここで、修正とはパフドｌ５の位！移動，リード
ｌ７の形状変更等のことである． 〔発明が解決しようとする課題〕 従来のチップ・フレーム間結線図面ｌ４の作成作業は、
上記のように人手により行われているため、ＬＳＩ等の
多ピン化に伴い作業時間の増大、ルールチェックのチェ
ック漏れ等が多くなるという欠点があった． また、ルールエラーの回避するための修正作業として、
チップ及びフレーム単位でパッド位置の移動やリード形
状の変更等を行なっていたため、修正ミス及び修正漏れ
などが発生し、結果的に作業時間の増大やＬＳＩの品質
低下等を引き起こすなどの欠点があった． 本発明は上記の欠点を解消するためになされたもので、
チップ設計システム１及びフレーム設計システム２から
の図面データや結線情報及びルールデータを新システム
で処理することで、人手によるチップ・フレーム間結線
図面１４の作成作業を合理化し、ＩＣチップ及びフレー
ムデータの修正が行なえるＬＳＩ支援システムを得るこ
とを目的とする． 〔課題を解決するための手段〕 本発明に係るＬＳＩ設計支援システムは、ＩＣチップの
設計を行なうチップ設計部と、このＩＣチップの外部端
子となるフレームの設計を行なうフレーム設計部と、チ
ップ設計部及びフレーム設計部で設計したＩＣチップ及
びフレームの図面データを合成するデータ合成部と、こ
の合成したＩＣチップとフレームとの間の結線情報を格
納する結線格納部と、この結線情報に従ってＩＣチップ
とフレームとの間の結線ルートを決める結線部と、この
結線部で決定した結線ルートに基づいて実際に結線した
場合に線間の断線及び線間の接触を防止するために定め
られたルールを格納するルール格納部と、結線部で行な
った結線にこの格納したルールに違反するエラー箇所が
ないかをチェックするルールチェック部と、このルール
チェック部により発見したエラー箇所の情報を格納する
エラー記憶部と、このエラーチェック部で発見したエラ
ー箇所の修正を行なう修正部と、ルールチェック部でエ
ラー箇所が発見できなかったもの或いはエラー箇所の修
正を行なったものを正式なチップ・フレーム間結線図面
データとして格納する図面データ格納部と、各データの
表示を行なう表示部とを備えている． 〔作 用〕 チップ図面データとフ冫ームデータを合成して結線ルー
トを自動的に決定し、この結線ルートを予め定められた
ルールとＴＩｉ認することによりチップ・フレーム間結
線図面を作成する． 〔実施例〕 次に、本発明について図面を参照して説明する．第１図
は本発明の一実施例を示すＬＳＩ設計支援システムのブ
ロック図である． 図において、１はＩＣチップのパターンの設計を対話的
に行なうチップ設計部、２はｉＣチップの外部端子とな
るフレームの設計を対話的に行なうフレーム設計部、３
はチップ設計部１とフレーム設計部２からチップ図面デ
ータ及びフレーム図面データを取り込みフレーム図面デ
ータの所定の位置にチップ図面データを合成するデータ
合成部、４はチップとフレーム間の結線情報を格納する
結線格納部、５は結線格納部４に格納した結線情報に従
って結線ルート決定を行なう結線部、６はチップとフレ
ームとの間の結線ルールを格納するルール格納部、７は
ルール格納部６に格納したルールデータに従ってチップ
とフレームとの間の結線ルートをチェックするルールチ
ェック部、８はルールチェックにより発生したエラー内
容を格納するエラー記憶部、９はルールチェックにより
発生したエラーを修正するための修正部、１０はエラー
が発生しなかったチップ・フレーム間結線図面データを
格納する図面データ格納部、１１は本システムで行なう
各処理時のデータ等を表示する表示部である． 次に、本実施例の動作について説明する．チップ設計部
１及びフレーム設計部２でそれぞれｔＣチップ及びフレ
ームの設計を対話的に行なう．その後、設計後のチップ
図面データ及びフレーム図面データをデータ合成部３で
取り込み、フレーム図面データの所定の位置にチップ図
面データを配置するかたちで、２つの図面データを合成
する．そして、予め結線格納部に格納していた結線情報
に従って、データ合成部３における処理後のチップ・フ
レーム合成図面データ上で結線ルート決定を結線部５に
おいて自動で行なう． 次に、このチップ・フレーム間結線図面データを予めル
ール格納部６に格納していた結線ルールに従ってルール
チェック部７でチェックを行ない、エラーが発生しなけ
れば正式なチップ・フレーム間結線図面として図面デー
タ格納部１０に格納する． 一方、エラーが発生すればそのエラー内容をエラー記憶
部８に格納し、修正部９でチップ・フレーム間結線図面
とエラー記憶部８に格納したエラー内容を表示部１１を
通して確認しながら、対話的にＩＣチップ及びフレーム
のデータ修正を行なう．また、修正したデータで再度結
線部での結線処理から各処理を行なうことができる．こ
のように本実施例におけるＬＳＩ設計支援システムは、
チップ・フレーム間結線図面の作成及び修正作業が自動
又は対話的に行なうことができる． また、修正時にエラー内容を修正データと同時に認識し
ながら行なえるため、作業効率及び信鯨性の向上を図る
ことができる． 〔発明の効果〕 以上説明したように本発明は、チップ図面データとフレ
ームデータを合成して結線ルートを決定し、この結線ル
ートを予め定めたルールに違反しているかを確認してい
るため、チップ・フレーム間結線図面の作成及び修正作
業を自動又は対話的に行なうことができる． また、修正時にエラー内容と修正データとを表示部を介
して同時に認識しながら行なえるため、作業効率及び信
鎖性の向上を図ることができるなど優れた効果を有する
．
第１図は本発明の一実施例を示すＬＳＩ設計支援システ
ムのブロック図、第２図は従来のチップ・フレーム間結
線図面作成を示した説明図、第３図はチップ図面１２の
拡大図、第４図はｒｃの外部端子となるフレームの構成
図、第５図はチップ・フレーム間結線図面１４の拡大図
、第６図は第５図のチップ・フレーム間結線図面に対す
る実際の不良例を示した拡大図である． １・・・チップ設計部、２・・・フレーム設計部、３・
・・データ合成部、４・・・結線格納部、５・・・結線
部、６・・・ルール格納部、７・・・ルールチェック部
、８・・・エラー記憶部、９・・・修正部、１０・・・
図面データ格納部、ｌ１・・・表示部．
ムのブロック図、第２図は従来のチップ・フレーム間結
線図面作成を示した説明図、第３図はチップ図面１２の
拡大図、第４図はｒｃの外部端子となるフレームの構成
図、第５図はチップ・フレーム間結線図面１４の拡大図
、第６図は第５図のチップ・フレーム間結線図面に対す
る実際の不良例を示した拡大図である． １・・・チップ設計部、２・・・フレーム設計部、３・
・・データ合成部、４・・・結線格納部、５・・・結線
部、６・・・ルール格納部、７・・・ルールチェック部
、８・・・エラー記憶部、９・・・修正部、１０・・・
図面データ格納部、ｌ１・・・表示部．
Claims (1)
- 【特許請求の範囲】 ＩＣチップの設計を行なうチップ設計部と、このＩＣ
チップの外部端子となるフレームの設計を行なうフレー
ム設計部と、前記チップ設計部及びフレーム設計部で設
計したＩＣチップ及びフレームの図面データを合成する
データ合成部と、この合成したＩＣチップとフレームと
の間の結線情報を格納する結線格納部と、この結線情報
に従ってＩＣチップとフレームとの間の結線ルートを決
める結線部と、この結線部で決定した結線ルートに基づ
いて実際に結線した場合に線間の断線及び線間の接触を
防止するために定められたルールを格納するルール格納
部と、前記結線部で行なった結線にこの格納したルール
に違反するエラー箇所がないかをチェックするルールチ
ェック部と、このルールチェック部により発見したエラ
ー箇所の情報を格納するエラー記憶部と、このエラーチ
ェック部で発見したエラー箇所の修正を行なう修正部と
、前記ルールチェック部でエラー箇所が発見できなかっ
たもの或いはエラー箇所の修正を行なったものを正式な
チップ・フレーム間結線図面データとして格納する図面
データ格納部と、各データの表示を行なう表示部とを備
え、 前記チップ・フレーム間結線図面を自動又は対話的に作
成すると共に、前記チップ・フレーム間結線図面作成時
の修正作業をＩＣチップとフレームとのデータ合成をし
た状態で、且つエラー内容を前記表示部により確認しな
がら対話的に行なえるようにしたことを特徴とするＬＳ
Ｉ設計支援システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058522A JP2887203B2 (ja) | 1989-03-10 | 1989-03-10 | Ｌｓｉ設計支援システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058522A JP2887203B2 (ja) | 1989-03-10 | 1989-03-10 | Ｌｓｉ設計支援システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02236675A true JPH02236675A (ja) | 1990-09-19 |
| JP2887203B2 JP2887203B2 (ja) | 1999-04-26 |
Family
ID=13086762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1058522A Expired - Lifetime JP2887203B2 (ja) | 1989-03-10 | 1989-03-10 | Ｌｓｉ設計支援システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2887203B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0567679A (ja) * | 1991-09-06 | 1993-03-19 | Mitsubishi Electric Corp | Ｌｓｉ設計支援システム |
| JPH06203108A (ja) * | 1993-01-05 | 1994-07-22 | Nec Corp | 配線設計処理装置 |
-
1989
- 1989-03-10 JP JP1058522A patent/JP2887203B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0567679A (ja) * | 1991-09-06 | 1993-03-19 | Mitsubishi Electric Corp | Ｌｓｉ設計支援システム |
| JPH06203108A (ja) * | 1993-01-05 | 1994-07-22 | Nec Corp | 配線設計処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2887203B2 (ja) | 1999-04-26 |
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