JPH02216848A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH02216848A JPH02216848A JP3883189A JP3883189A JPH02216848A JP H02216848 A JPH02216848 A JP H02216848A JP 3883189 A JP3883189 A JP 3883189A JP 3883189 A JP3883189 A JP 3883189A JP H02216848 A JPH02216848 A JP H02216848A
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- gate
- film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置およびその製造方法に関し、さ
らに詳しくは、半導体装置における素子間分離構造およ
びその形成方法の改良に係るものである。
らに詳しくは、半導体装置における素子間分離構造およ
びその形成方法の改良に係るものである。
（従来の技術）
従来例でのこの種の素子間分離構造を有する半導体装置
の概要構成を第３図に示す。
の概要構成を第３図に示す。
すなわち、この第３図従来例構成において、符号２１は
シリコン半導体基板であり、２２．２３および２４はこ
のシリコン半導体基板２Ｉ上の選択された部分に順次積
層して設けられるゲート部としてのゲート絶縁膜、ゲー
ト電極および絶縁膜をそれぞれに示し、２５はこのゲー
ト部の側壁面に形成されたゲートサイドウオール絶縁膜
である。
シリコン半導体基板であり、２２．２３および２４はこ
のシリコン半導体基板２Ｉ上の選択された部分に順次積
層して設けられるゲート部としてのゲート絶縁膜、ゲー
ト電極および絶縁膜をそれぞれに示し、２５はこのゲー
ト部の側壁面に形成されたゲートサイドウオール絶縁膜
である。
また、２６は前記シリコン半導体基板２１の主面上にあ
って、前記ゲート部を挟むようにして選択的に拡散形成
され、トランジスタのソース領域およびドレイン領域と
なるそれぞれに不純物ドープ領域であり、２７はこの不
純物ドープ領域２６の表面に形成される金属シリサイド
膜を示し、さらに、２８は前記シリコン半導体基板２１
上にＬＯＣＯＳ法によって形成された素子間分離のため
の厚い絶縁膜である。
って、前記ゲート部を挟むようにして選択的に拡散形成
され、トランジスタのソース領域およびドレイン領域と
なるそれぞれに不純物ドープ領域であり、２７はこの不
純物ドープ領域２６の表面に形成される金属シリサイド
膜を示し、さらに、２８は前記シリコン半導体基板２１
上にＬＯＣＯＳ法によって形成された素子間分離のため
の厚い絶縁膜である。
そして、この従来例構成の場合には、まず、シリコン半
導体基板２１上にあって、ＬＯＣＯ３法により、例えば
、５０００人程度０厚いＳｉｎ□膜を選択的に形成して
トランジスタの素子間分離絶縁膜２８とし、また、この
素子間分離絶縁膜２８によって区分された活性領域上に
は、例えば、熱酸化法により、 ２００人程０の薄いＳ
ｉｎ、膜を形成し、かつその上に、例えば、減圧ＣＶＤ
法により、２０００人程度０多結晶シリコン膜をデポジ
ットし、さらにその上に、例えば、ＣＶＤ法により、２
０００人程度０多ｉＯ□膜を形成した上で、これらの外
膜を写真製版法およびエツチング法により、選択的にパ
ターニング成形してそれぞれにゲート絶縁＠２２．ゲー
ト電極２３および絶縁膜２４とする。
導体基板２１上にあって、ＬＯＣＯ３法により、例えば
、５０００人程度０厚いＳｉｎ□膜を選択的に形成して
トランジスタの素子間分離絶縁膜２８とし、また、この
素子間分離絶縁膜２８によって区分された活性領域上に
は、例えば、熱酸化法により、 ２００人程０の薄いＳ
ｉｎ、膜を形成し、かつその上に、例えば、減圧ＣＶＤ
法により、２０００人程度０多結晶シリコン膜をデポジ
ットし、さらにその上に、例えば、ＣＶＤ法により、２
０００人程度０多ｉＯ□膜を形成した上で、これらの外
膜を写真製版法およびエツチング法により、選択的にパ
ターニング成形してそれぞれにゲート絶縁＠２２．ゲー
ト電極２３および絶縁膜２４とする。
ついで、前記ゲート電極２３をマスクに用い、不純物の
イオン注入をなしてトランジスタのソース領域およびド
レイン領域となる各不純物ドープ領域２６をそれぞれ選
択的に形成し、また、これらの全面に、例えば、ＣＶＤ
法により、２０００人程度０多ｉ０２膜を形成すると共
に、これを異方性エツチングして、ゲート電極２３を含
むゲート部の側壁面にゲートサイドウオール絶縁膜２５
を形成させ、同時にゲート部以外の不純物ドープ領域２
６を露出させておき、その後、これらの全面に、例えば
、スパッタ法により、 ５００人程０のＴｉ膜をデポジ
ットさせた上で、例えば、トランジェントアニール法に
より、不純物ドープ領域２６上でシリサイド反応を生じ
させ、かつ未反応部分を除去してこの不純物ドープ領域
２６上にのみ金属シリサイド膜２７゜こ）では、Ｔｉシ
リサイド膜を形成し、このようにして、所期通りに寄生
抵抗の少ないトランジスタ構成を得ているのである。
イオン注入をなしてトランジスタのソース領域およびド
レイン領域となる各不純物ドープ領域２６をそれぞれ選
択的に形成し、また、これらの全面に、例えば、ＣＶＤ
法により、２０００人程度０多ｉ０２膜を形成すると共
に、これを異方性エツチングして、ゲート電極２３を含
むゲート部の側壁面にゲートサイドウオール絶縁膜２５
を形成させ、同時にゲート部以外の不純物ドープ領域２
６を露出させておき、その後、これらの全面に、例えば
、スパッタ法により、 ５００人程０のＴｉ膜をデポジ
ットさせた上で、例えば、トランジェントアニール法に
より、不純物ドープ領域２６上でシリサイド反応を生じ
させ、かつ未反応部分を除去してこの不純物ドープ領域
２６上にのみ金属シリサイド膜２７゜こ）では、Ｔｉシ
リサイド膜を形成し、このようにして、所期通りに寄生
抵抗の少ないトランジスタ構成を得ているのである。
（発明が解決しようとする課題）
しかしながら、前記のような従来例によるＬＯＣｏＳ法
によってトランジスタの素子間分離絶縁膜２８を形成し
た半導体装置の構成においては、こ工でのトランジスタ
のソース領域およびドレイン領域となる不純物ドープ領
域２６上の金属シリサイド膜２７と、素子間分離絶縁膜
２８とのエツジが相互に当接されており、この当接部分
の結晶欠陥を通して、基板リーク電流が増加すると云う
問題点があった。
によってトランジスタの素子間分離絶縁膜２８を形成し
た半導体装置の構成においては、こ工でのトランジスタ
のソース領域およびドレイン領域となる不純物ドープ領
域２６上の金属シリサイド膜２７と、素子間分離絶縁膜
２８とのエツジが相互に当接されており、この当接部分
の結晶欠陥を通して、基板リーク電流が増加すると云う
問題点があった。
この発明は、従来のこのような問題点を解消するために
なされたもので、その目的とするところは、トランジス
タの素子間分離構造を改善して、この素子間分離構造と
、トランジスタのソース領域およびドレイン領域となる
不純物ドープ領域との直接的な当接を避け、基板リーク
電流の増加を抑制すると共に、ソース領域およびドレイ
ン領域での寄生抵抗を低下させ得るようにした。この種
の半導体装置およびその製造方法を提供することである
。
なされたもので、その目的とするところは、トランジス
タの素子間分離構造を改善して、この素子間分離構造と
、トランジスタのソース領域およびドレイン領域となる
不純物ドープ領域との直接的な当接を避け、基板リーク
電流の増加を抑制すると共に、ソース領域およびドレイ
ン領域での寄生抵抗を低下させ得るようにした。この種
の半導体装置およびその製造方法を提供することである
。
〔課題を解決するための手段〕
前記目的を達成するために、この発明に係る半導体装置
は、半導体基板の主面上の所定位置に、順次に積層形成
される第１の絶縁膜、フィールドシールド電極および第
２の絶縁膜を有し、かつこれらの側壁面にサイドウオー
ルとなる第３の絶縁膜を形成したフィールドシールド部
と、前記フィ−ルドシールド部で区分された活性領域上
の所定位置に、順次に積層形成されるゲート絶縁膜とし
ての第４の絶縁膜、ゲート電極および第５の絶縁膜を有
し、かつこれらの側壁面にサイドウオールとなる第６の
絶縁膜を形成したゲート部と、前記ゲート部を挟んで対
向形成され、かつ表面に金属シリサイド膜を形成したソ
ース領域、ドレイン領域としての各不純物ドープ領域と
を備えることを特徴とするものである。
は、半導体基板の主面上の所定位置に、順次に積層形成
される第１の絶縁膜、フィールドシールド電極および第
２の絶縁膜を有し、かつこれらの側壁面にサイドウオー
ルとなる第３の絶縁膜を形成したフィールドシールド部
と、前記フィ−ルドシールド部で区分された活性領域上
の所定位置に、順次に積層形成されるゲート絶縁膜とし
ての第４の絶縁膜、ゲート電極および第５の絶縁膜を有
し、かつこれらの側壁面にサイドウオールとなる第６の
絶縁膜を形成したゲート部と、前記ゲート部を挟んで対
向形成され、かつ表面に金属シリサイド膜を形成したソ
ース領域、ドレイン領域としての各不純物ドープ領域と
を備えることを特徴とするものである。
また、この発明に係る半導体装置の製造方法は、半導体
基板の主面上の所定位置に、第１の絶縁■ｑ、フィール
ドシールド電極および第２の絶縁膜を順次に積層させ、
かつこれらを選択的にパタニング成形した後、これらの
側壁面にサイドウオールとなる第３の絶縁膜を形成して
フィールドシールド部とする工程と、前記フィールドシ
ールド部で区分された活性領域上の所定位置に、ゲート
絶縁膜としての第４の絶縁膜、ゲート電極および第５の
絶縁膜を順次に積層させ、かつこれらを選択的にパター
ニング成形した後、これらの側壁面にサイドウオールと
なる第６の絶縁膜を形成してゲート部とする工程と、前
記フィールドシールド部およびゲート部をマスクにして
、前記活性領域上にソース領域、ドレイン領域としての
各不純物ドープ領域を拡散形成する工程と、訂記各不純
物ドープ領域上に自己整合的に金属シリサイド膜を形成
する工程とを含むことを特徴とするものである。
基板の主面上の所定位置に、第１の絶縁■ｑ、フィール
ドシールド電極および第２の絶縁膜を順次に積層させ、
かつこれらを選択的にパタニング成形した後、これらの
側壁面にサイドウオールとなる第３の絶縁膜を形成して
フィールドシールド部とする工程と、前記フィールドシ
ールド部で区分された活性領域上の所定位置に、ゲート
絶縁膜としての第４の絶縁膜、ゲート電極および第５の
絶縁膜を順次に積層させ、かつこれらを選択的にパター
ニング成形した後、これらの側壁面にサイドウオールと
なる第６の絶縁膜を形成してゲート部とする工程と、前
記フィールドシールド部およびゲート部をマスクにして
、前記活性領域上にソース領域、ドレイン領域としての
各不純物ドープ領域を拡散形成する工程と、訂記各不純
物ドープ領域上に自己整合的に金属シリサイド膜を形成
する工程とを含むことを特徴とするものである。
（作 用〕
すなわち、この発明においては、素子間分離のためのフ
ィールドシールド部に、第１の絶縁膜を介してフィール
ドシールド電極を形成させると共に、これを第２および
第３の各絶縁膜によって覆うようにしたから、このフィ
ールドシールド電極にバイアスを加えることで、所期の
素子間分離作用が得られるのであり、また、ソース領域
およびドレイン領域となる各不純物ドープ領域上に自己
整合的に金属シワサイド膜を形成しであるため、従来の
ＬＯＣＯＳ法による素子間分離絶縁膜の場合とは異なっ
て、フィールドシールド部の構造に併せ、結晶欠陥に伴
なう基板リーク電流が抑制され、かつ寄生抵抗を低減し
得るのである。
ィールドシールド部に、第１の絶縁膜を介してフィール
ドシールド電極を形成させると共に、これを第２および
第３の各絶縁膜によって覆うようにしたから、このフィ
ールドシールド電極にバイアスを加えることで、所期の
素子間分離作用が得られるのであり、また、ソース領域
およびドレイン領域となる各不純物ドープ領域上に自己
整合的に金属シワサイド膜を形成しであるため、従来の
ＬＯＣＯＳ法による素子間分離絶縁膜の場合とは異なっ
て、フィールドシールド部の構造に併せ、結晶欠陥に伴
なう基板リーク電流が抑制され、かつ寄生抵抗を低減し
得るのである。
以下、この発明に係る半導体装置およびその製造方法の
一実施例につき、第１図および第２図を参照して詳細に
説明する。
一実施例につき、第１図および第２図を参照して詳細に
説明する。
第１図はこの実施例を適用した半導体装置の概要構成を
模式的に示す断面図であり、また、第２図（ａ）ないし
くｆ）は同上半導体装置の主要な製造工程を順次模式的
に示すそれぞれに断面図である。
模式的に示す断面図であり、また、第２図（ａ）ないし
くｆ）は同上半導体装置の主要な製造工程を順次模式的
に示すそれぞれに断面図である。
すなわち、第１図に示す実施例装置の構成においても、
符号１はシリコン半導体基板であって、２．３および４
はこのシリコン半導体基板ｌ上の選択された部分に順次
積層して設けられるゲート部としてのゲート絶縁膜（第
４の絶縁膜）、ゲート電極および絶縁膜（第５の絶縁膜
）をそれぞれに示しており、５はこのゲート部の側壁面
に形成されたゲートサイドウオール絶縁膜（第６の絶縁
膜）である。
符号１はシリコン半導体基板であって、２．３および４
はこのシリコン半導体基板ｌ上の選択された部分に順次
積層して設けられるゲート部としてのゲート絶縁膜（第
４の絶縁膜）、ゲート電極および絶縁膜（第５の絶縁膜
）をそれぞれに示しており、５はこのゲート部の側壁面
に形成されたゲートサイドウオール絶縁膜（第６の絶縁
膜）である。
また、６は前記シリコン半導体基板１の主面−ヒにあっ
て、前記ゲート部を挟むようにして選択的に拡散形成さ
れ、トランジスタのソース領域およびドレイン領域とな
るそれぞれに不純物ドープ領域であり、７はこの不純物
ドープ領域６の表面に自己整合的に形成される金属シリ
サイド膜を示し、さらに、８．９およびＩＯはｆｆｒ記
シリコン半導体基板Ｉ上にあって、素子間分離のために
形成されるフィールドシールド部としての絶縁膜（第１
の絶縁＋ｆｉ）、フィールドシールド電極および絶縁膜
（第２の絶縁膜）をそれぞれに示しており、ＩＩはこの
フィールドシールド部の側壁面に形成されたフィールド
シールドサイドウオール絶縁膜（第３の絶縁膜）である
。
て、前記ゲート部を挟むようにして選択的に拡散形成さ
れ、トランジスタのソース領域およびドレイン領域とな
るそれぞれに不純物ドープ領域であり、７はこの不純物
ドープ領域６の表面に自己整合的に形成される金属シリ
サイド膜を示し、さらに、８．９およびＩＯはｆｆｒ記
シリコン半導体基板Ｉ上にあって、素子間分離のために
形成されるフィールドシールド部としての絶縁膜（第１
の絶縁＋ｆｉ）、フィールドシールド電極および絶縁膜
（第２の絶縁膜）をそれぞれに示しており、ＩＩはこの
フィールドシールド部の側壁面に形成されたフィールド
シールドサイドウオール絶縁膜（第３の絶縁膜）である
。
そして、この実施例構成の場合の製造は、第２図（ａ）
ないしくｒ） に示されているように、まず、シリコン
半導体基板ｌに対し、その全表面に、例えば、熱酸化法
により、 ２００人程０の５ｉｎ２膜８ａを形成し、か
つその上に、例えば、減圧ＣＶＤ法により、２０００人
程度０多結晶シリコン膜９ａをデボジットし、さらにそ
の上に、例えば、ＣＶＤ法により、２０００人程度０Ｓ
ｉ０２膜１０ａを形成した一ヒで（第１図（ａ））、こ
れらの冬服８ａないし１０ａを写真製版法およびエツチ
ング法により、順次選択的にパターニング成形して、フ
ィールドシールド部としての絶縁膜（第１の絶縁膜）８
．フィールドシールド電極９および絶縁膜（第２の絶縁
膜）１０をそれぞれに形成させ（同図（ｂ））、かつま
た、これらの全面に、例えば、ＣＶＤ法により、２００
０人程度０Ｓｉｎ２膜を形成すると共に、これを異方性
エツチングすることによって、フィールドシールド電極
９を含むフィールドシールド部の側壁面にフィールドシ
ールドサイドウオール絶縁膜（第３の絶縁ｆｌｕ） Ｉ
ｔを形成させ、同時にこのフィールドシールド部以外の
基板表面の活性領域を露出させておく（同図（Ｃ））。
ないしくｒ） に示されているように、まず、シリコン
半導体基板ｌに対し、その全表面に、例えば、熱酸化法
により、 ２００人程０の５ｉｎ２膜８ａを形成し、か
つその上に、例えば、減圧ＣＶＤ法により、２０００人
程度０多結晶シリコン膜９ａをデボジットし、さらにそ
の上に、例えば、ＣＶＤ法により、２０００人程度０Ｓ
ｉ０２膜１０ａを形成した一ヒで（第１図（ａ））、こ
れらの冬服８ａないし１０ａを写真製版法およびエツチ
ング法により、順次選択的にパターニング成形して、フ
ィールドシールド部としての絶縁膜（第１の絶縁膜）８
．フィールドシールド電極９および絶縁膜（第２の絶縁
膜）１０をそれぞれに形成させ（同図（ｂ））、かつま
た、これらの全面に、例えば、ＣＶＤ法により、２００
０人程度０Ｓｉｎ２膜を形成すると共に、これを異方性
エツチングすることによって、フィールドシールド電極
９を含むフィールドシールド部の側壁面にフィールドシ
ールドサイドウオール絶縁膜（第３の絶縁ｆｌｕ） Ｉ
ｔを形成させ、同時にこのフィールドシールド部以外の
基板表面の活性領域を露出させておく（同図（Ｃ））。
ついで、前記フィールドシールド部によって区分された
活性領域上には、例えば、熱酸化法により、 ２００人
程０の薄いＳｉＯ□膜を形成し、かつその上に、例えば
、減圧ＣＶＤ法により、２０００人程度０Ｓ結晶シリコ
ン膜をデポジットし、さらにその上に、例えば、ＣＶＤ
法により、２０００人程度０ＳｉＯ□膜を形成した上で
、これらの冬服を写真製版法およびエツチング法により
、順次選択的にパターニング成形して、ゲート部として
のゲート絶縁膜（第４の絶縁膜）２．ゲート電極３およ
び絶縁膜（第５の絶縁膜）４をそれぞれに形成させ（同
図（ｄ） ） 、かつまた、前記フィールドシールド部
およびゲート部をマスクに用い、不純物のイオン注入を
なしてトランジスタのソース領域およびトレイン領域と
なる各不純物ドープ領域６をそれぞれ選択的に形成する
（同図（ｅ））。
活性領域上には、例えば、熱酸化法により、 ２００人
程０の薄いＳｉＯ□膜を形成し、かつその上に、例えば
、減圧ＣＶＤ法により、２０００人程度０Ｓ結晶シリコ
ン膜をデポジットし、さらにその上に、例えば、ＣＶＤ
法により、２０００人程度０ＳｉＯ□膜を形成した上で
、これらの冬服を写真製版法およびエツチング法により
、順次選択的にパターニング成形して、ゲート部として
のゲート絶縁膜（第４の絶縁膜）２．ゲート電極３およ
び絶縁膜（第５の絶縁膜）４をそれぞれに形成させ（同
図（ｄ） ） 、かつまた、前記フィールドシールド部
およびゲート部をマスクに用い、不純物のイオン注入を
なしてトランジスタのソース領域およびトレイン領域と
なる各不純物ドープ領域６をそれぞれ選択的に形成する
（同図（ｅ））。
次に、これらの全面に、例えば、ＣＶＤ法により、２０
００人程度０Ｓｉｎ２膜を形成すると共に、これを異方
性エツチングすることによって、ゲート電極３を含むゲ
ート部の側壁面にゲートサイドウオール絶縁膜（第６の
絶縁膜）５を形成させ、さらにその後、これらの全面に
、例えば、スパッタ法により、 ５００人程０のＴｉ膜
をデポジットさせた上で、例えば、トランジェントアニ
ール法により、前記不純物ドープ領域６上でシリサイド
反応を生じさせ、かつ未反応部分を除去することによっ
て、この不純物ドープ領域６上にのみ、金属シリサイド
膜７．こＳでは、 Ｔｉ シリサイド膜を自己整合的に
形成させるもので（同図（ｆ））、このようにして、所
期通りのトランジスタ構成を得るのである。
００人程度０Ｓｉｎ２膜を形成すると共に、これを異方
性エツチングすることによって、ゲート電極３を含むゲ
ート部の側壁面にゲートサイドウオール絶縁膜（第６の
絶縁膜）５を形成させ、さらにその後、これらの全面に
、例えば、スパッタ法により、 ５００人程０のＴｉ膜
をデポジットさせた上で、例えば、トランジェントアニ
ール法により、前記不純物ドープ領域６上でシリサイド
反応を生じさせ、かつ未反応部分を除去することによっ
て、この不純物ドープ領域６上にのみ、金属シリサイド
膜７．こＳでは、 Ｔｉ シリサイド膜を自己整合的に
形成させるもので（同図（ｆ））、このようにして、所
期通りのトランジスタ構成を得るのである。
従って、この実施例構成の場合には、素子間分離のため
のフィールドシールド部に、絶縁膜（第１の絶縁膜）８
を介してフィールドシールド電極９を形成させると共に
、これを絶縁膜（第２の絶縁膜）１０およびフィールド
シールドサイドウオール絶縁膜（第３の絶縁膜）１１に
よって覆っているので、このフィールドシールド電極９
にバイアス電圧を印加させておくことにより、所期通り
の素子間分離作用をなし得るのであり、また、ソース領
域およびドレイン領域となる各不純物ドープ領域６上に
は、自己整合的に金属シリサイド膜７を形成しであるこ
とから、前記フィールドシールド部での構造に併せて、
結晶欠陥に伴なう基板リ一り電流が良好に抑制されると
共に、寄生抵抗を効果的に低減し得るのである。
のフィールドシールド部に、絶縁膜（第１の絶縁膜）８
を介してフィールドシールド電極９を形成させると共に
、これを絶縁膜（第２の絶縁膜）１０およびフィールド
シールドサイドウオール絶縁膜（第３の絶縁膜）１１に
よって覆っているので、このフィールドシールド電極９
にバイアス電圧を印加させておくことにより、所期通り
の素子間分離作用をなし得るのであり、また、ソース領
域およびドレイン領域となる各不純物ドープ領域６上に
は、自己整合的に金属シリサイド膜７を形成しであるこ
とから、前記フィールドシールド部での構造に併せて、
結晶欠陥に伴なう基板リ一り電流が良好に抑制されると
共に、寄生抵抗を効果的に低減し得るのである。
なお、前記実施例において、フィールドシールドサイド
ウオール絶縁膜（第３の絶縁膜）については、半導体基
板面に介在される絶縁膜を利用することで形成するよう
にしてもよく、フィールドシールド電極についても、多
結晶シリコン膜以外にこシリサイド膜、ポリサイド膜な
どを用いてもよく、また、金属シリサイド膜としでは、
Ｔｉのほかにもシリサイド反応を生ずる任意の金属で
あってよい。
ウオール絶縁膜（第３の絶縁膜）については、半導体基
板面に介在される絶縁膜を利用することで形成するよう
にしてもよく、フィールドシールド電極についても、多
結晶シリコン膜以外にこシリサイド膜、ポリサイド膜な
どを用いてもよく、また、金属シリサイド膜としでは、
Ｔｉのほかにもシリサイド反応を生ずる任意の金属で
あってよい。
以上詳述したように、この発明によれば、半導体装置に
おいて、素子間分離のためのフィールドシールド部とし
て、半導体基板との間に第１の絶縁膜を介してフィール
ドシールド電極を設け、かつこれを第２および第３の各
絶縁膜により覆うようにして形成させたから、このフィ
ールドシールド電極にバイアスを加えることによって、
所期通りの素子間分離作用を果し得るのであり、また、
ソース領域およびドレイン領域となる各不純物ドープ領
域上にあっては、自己整合的に金属シリサイド膜を形成
したので、先のフィールドシールド部の構造とも相俟っ
て、従来のＬＯＣＯＳ法による素子間分離絶縁膜の場合
とは異なり、結晶欠陥に伴なう基板リーク電流を良好に
抑制できると共に、併せて、その寄生抵抗をも効果的に
低減でき、しかも、フィールドシールド部の形成手順に
ついては、通常のゲート部のそれと全く同様であるため
に、これを容易に形成し得るなどの優れた特長を存する
ものである。
おいて、素子間分離のためのフィールドシールド部とし
て、半導体基板との間に第１の絶縁膜を介してフィール
ドシールド電極を設け、かつこれを第２および第３の各
絶縁膜により覆うようにして形成させたから、このフィ
ールドシールド電極にバイアスを加えることによって、
所期通りの素子間分離作用を果し得るのであり、また、
ソース領域およびドレイン領域となる各不純物ドープ領
域上にあっては、自己整合的に金属シリサイド膜を形成
したので、先のフィールドシールド部の構造とも相俟っ
て、従来のＬＯＣＯＳ法による素子間分離絶縁膜の場合
とは異なり、結晶欠陥に伴なう基板リーク電流を良好に
抑制できると共に、併せて、その寄生抵抗をも効果的に
低減でき、しかも、フィールドシールド部の形成手順に
ついては、通常のゲート部のそれと全く同様であるため
に、これを容易に形成し得るなどの優れた特長を存する
ものである。
第１図はこの発明の一実施例を適用した半導体装置の概
要構成を模式的に示す断面図、第２図（ａ）ないしくｆ
）は同上半導体装置の主要な製造工程を順次模式的に示
すそれぞれに断面図であり、また、第３図は従来例によ
る半導体装置の概要構成を模式的に示す断面図である。 ｌ・・・・シリコン半導体基板、２・・・・ゲート絶縁
膜（第４の絶縁膜）、３・・・・ゲート電極、４・・・
・絶Ｍ股（第５の絶縁膜）、５・・・・ゲートサイドウ
オール絶縁膜（第６の絶縁膜）、６・・・・不純物ドー
プ領域、７・・・・金属シリサイド膜、８ａおよび８・
・・・ＳｉＯ□膜および絶縁膜（第１の絶縁膜）、９ａ
および９・・・・多結晶シリコン膜およびフィールドシ
ールド電極、ＩＯａおよび１０・・・・５ｉｎ２膜およ
び絶縁膜（第２の絶縁膜）、１１・・・・フィールドシ
ールドサイドフォール絶縁膜（第３の絶縁膜）。 代理人 大 岩 増 雄第１図 第 ２ 図 （ｂ） （ｅ） （ｆ）
要構成を模式的に示す断面図、第２図（ａ）ないしくｆ
）は同上半導体装置の主要な製造工程を順次模式的に示
すそれぞれに断面図であり、また、第３図は従来例によ
る半導体装置の概要構成を模式的に示す断面図である。 ｌ・・・・シリコン半導体基板、２・・・・ゲート絶縁
膜（第４の絶縁膜）、３・・・・ゲート電極、４・・・
・絶Ｍ股（第５の絶縁膜）、５・・・・ゲートサイドウ
オール絶縁膜（第６の絶縁膜）、６・・・・不純物ドー
プ領域、７・・・・金属シリサイド膜、８ａおよび８・
・・・ＳｉＯ□膜および絶縁膜（第１の絶縁膜）、９ａ
および９・・・・多結晶シリコン膜およびフィールドシ
ールド電極、ＩＯａおよび１０・・・・５ｉｎ２膜およ
び絶縁膜（第２の絶縁膜）、１１・・・・フィールドシ
ールドサイドフォール絶縁膜（第３の絶縁膜）。 代理人 大 岩 増 雄第１図 第 ２ 図 （ｂ） （ｅ） （ｆ）
Claims (2)
- （１）半導体基板の主面上の所定位置に、順次に積層形
成される第１の絶縁膜、フィールドシールド電極および
第２の絶縁膜を有し、かつこれらの側壁面にサイドウォ
ールとなる第３の絶縁膜を形成したフィールドシールド
部と、前記フィールドシールド部で区分された活性領域
上の所定位置に、順次に積層形成されるゲート絶縁膜と
しての第４の絶縁膜、ゲート電極および第５の絶縁膜を
有し、かつこれらの側壁面にサイドウォールとなる第６
の絶縁膜を形成したゲート部と、前記ゲート部を挟んで
対向形成され、かつ表面に金属シリサイド膜を形成した
ソース領域、ドレイン領域としての各不純物ドープ領域
とを備えることを特徴とする半導体装置。 - （２）半導体基板の主面上の所定位置に、第１の絶縁膜
、フィールドシールド電極および第２の絶縁膜を順次に
積層させ、かつこれらを選択的にパターニング成形した
後、これらの側壁面にサイドウォールとなる第３の絶縁
膜を形成してフィールドシールド部とする工程と、前記
フィールドシールド部で区分された活性領域上の所定位
置に、ゲート絶縁膜としての第４の絶縁膜、ゲート電極
および第５の絶縁膜を順次に積層させ、かつこれらを選
択的にパターニング成形した後、これらの側壁面にサイ
ドウォールとなる第６の絶縁膜を形成してゲート部とす
る工程と、前記フィールドシールド部およびゲート部を
マスクにして、前記活性領域上にソース領域、ドレイン
領域としての各不純物ドープ領域を拡散形成する工程と
、前記各不純物ドープ領域上に自己整合的に金属シリサ
イド膜を形成する工程とを含むことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3883189A JPH02216848A (ja) | 1989-02-16 | 1989-02-16 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3883189A JPH02216848A (ja) | 1989-02-16 | 1989-02-16 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02216848A true JPH02216848A (ja) | 1990-08-29 |
Family
ID=12536173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3883189A Pending JPH02216848A (ja) | 1989-02-16 | 1989-02-16 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02216848A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04354137A (ja) * | 1991-05-31 | 1992-12-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48102984A (ja) * | 1972-04-07 | 1973-12-24 | ||
| JPS5736842A (en) * | 1980-08-15 | 1982-02-27 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS62104174A (ja) * | 1985-10-31 | 1987-05-14 | Nippon Texas Instr Kk | 半導体装置及びその製造方法 |
| JPS62147775A (ja) * | 1985-12-20 | 1987-07-01 | Nec Corp | 半導体装置の製造方法 |
-
1989
- 1989-02-16 JP JP3883189A patent/JPH02216848A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48102984A (ja) * | 1972-04-07 | 1973-12-24 | ||
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| JPS62104174A (ja) * | 1985-10-31 | 1987-05-14 | Nippon Texas Instr Kk | 半導体装置及びその製造方法 |
| JPS62147775A (ja) * | 1985-12-20 | 1987-07-01 | Nec Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04354137A (ja) * | 1991-05-31 | 1992-12-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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