JPH0246775A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0246775A JPH0246775A JP63197664A JP19766488A JPH0246775A JP H0246775 A JPH0246775 A JP H0246775A JP 63197664 A JP63197664 A JP 63197664A JP 19766488 A JP19766488 A JP 19766488A JP H0246775 A JPH0246775 A JP H0246775A
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- JP
- Japan
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- trench
- gate
- gate electrode
- film
- oxide film
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明はトレンチ・ゲー１−ＭＯＳ Ｆ Ｅ Ｔのゲ
ート電極配線の製造方法に関する。
ート電極配線の製造方法に関する。
〔従来の技術］
従来、トレンチ・ゲートＭＯ５ＦＥＴにおけるゲート電
極取り出しは、Ｓｉ基板表面にフィールド酸化膜が形成
され、Ｓ１基板にはトレンチが設けられ、該トレンチ内
にゲート酸化膜を形成し、ＣＶＤ法によりゲート電極膜
を形成後、トレンチ上部にレジストを残してゲート電極
膜をエツチング除去する方法が用いられていた。
極取り出しは、Ｓｉ基板表面にフィールド酸化膜が形成
され、Ｓ１基板にはトレンチが設けられ、該トレンチ内
にゲート酸化膜を形成し、ＣＶＤ法によりゲート電極膜
を形成後、トレンチ上部にレジストを残してゲート電極
膜をエツチング除去する方法が用いられていた。
［発明が解決しようとする課題）
しかし、上記従来技術によると、トレンチ・ゲートＭＯ
Ｓ ＦＥＴのゲート電極がフィールド部にはみ出し、
トレンチ・ゲート本来の目的であるゲート長・巾の微細
化が損われると云う課題があった・ 本発明は、かかる従来技術の課題をなくし、トレンチ・
ゲートＭＯ３ＦＥＴのゲート電極取出し面積を極力小と
なす構造の製造方法を捉供する事を目的とする。
Ｓ ＦＥＴのゲート電極がフィールド部にはみ出し、
トレンチ・ゲート本来の目的であるゲート長・巾の微細
化が損われると云う課題があった・ 本発明は、かかる従来技術の課題をなくし、トレンチ・
ゲートＭＯ３ＦＥＴのゲート電極取出し面積を極力小と
なす構造の製造方法を捉供する事を目的とする。
［課題を解決するための手段］
上記課題を解決するために、本発明は、半導体装置の製
造方法に関し、 （１）Ｓｉ基板表面にトレンチを形成し、該トレンチ内
にゲート酸化膜を形成し、該ゲート酸化膜表面にゲート
電極をトレンチ内を埋め込むが如く形成し、該埋め込み
ゲート電極の表面の一部に上部電極とのコンタクト部を
形成する手段をとる事、及び。
造方法に関し、 （１）Ｓｉ基板表面にトレンチを形成し、該トレンチ内
にゲート酸化膜を形成し、該ゲート酸化膜表面にゲート
電極をトレンチ内を埋め込むが如く形成し、該埋め込み
ゲート電極の表面の一部に上部電極とのコンタクト部を
形成する手段をとる事、及び。
（２）Ｓｉ基板表面にフィールド酸化膜を形成し、Ｓｉ
基板にはトレンチを設け、該トレンチ内にゲート酸化膜
を形成すると共に、前記フィールド酸化膜の一部で前記
トレンチと連らなったエツチング溝を設けた後、ＣＶＤ
法によりゲート電極膜を形成後、該ゲート電極膜表面を
エツチングして、前記トレンチ内と前記フィールド酸化
膜のエツチング溝内にゲート電極を連らねて残存させる
手段をとる事、及び、 （３）Ｓｉ基板表面にフィール）−′酸化膜を形成し、
Ｓｉ基板にはトレンチを設け、該トレンチ内にゲート酸
化膜を形成し、ＣＶＤ法によりゲート電極膜を形成後、
該ゲート電極膜上のトレンチ端部と連らねて前記フィー
ルド酸化膜上のゲート電極膜上にレジスト膜を部分的に
形成して、前記ゲート電極膜をエツチングする事により
トレンチ内に埋め込まれて形成されるゲート電極に連ら
ねてフィールド酸化膜上にゲート電極を配する手段をと
る事、等である。
基板にはトレンチを設け、該トレンチ内にゲート酸化膜
を形成すると共に、前記フィールド酸化膜の一部で前記
トレンチと連らなったエツチング溝を設けた後、ＣＶＤ
法によりゲート電極膜を形成後、該ゲート電極膜表面を
エツチングして、前記トレンチ内と前記フィールド酸化
膜のエツチング溝内にゲート電極を連らねて残存させる
手段をとる事、及び、 （３）Ｓｉ基板表面にフィール）−′酸化膜を形成し、
Ｓｉ基板にはトレンチを設け、該トレンチ内にゲート酸
化膜を形成し、ＣＶＤ法によりゲート電極膜を形成後、
該ゲート電極膜上のトレンチ端部と連らねて前記フィー
ルド酸化膜上のゲート電極膜上にレジスト膜を部分的に
形成して、前記ゲート電極膜をエツチングする事により
トレンチ内に埋め込まれて形成されるゲート電極に連ら
ねてフィールド酸化膜上にゲート電極を配する手段をと
る事、等である。
［実 施 例］
以下、実施例により本発明を詳述する６第１図、第２図
及び第３図は、本発明の実施例を示すトレンチゲートＭ
ＯＳ ＦＥＴの要部の断面図で示した製造工程順の図
である。
及び第３図は、本発明の実施例を示すトレンチゲートＭ
ＯＳ ＦＥＴの要部の断面図で示した製造工程順の図
である。
第１図では（Ａ）Ｓｉ基板１の表面にトレンチを設け、
該トレンチ内を含む全面にゲート酸化膜２を形成し、該
ゲート酸化膜２の表面にＣＶＤ法によりポリＳｉゲート
３をトレンチを埋め込んで形成し、（Ｂ）前記ポリＳｉ
ゲート３の表面をエツチングしてトレンチ内にポリＳｉ
ゲートをゲート電極として残存させ、ソース及びドレイ
ン拡散層５をイオン打込みにより形成し、前記ゲート電
極表面にＴ１膜やＷ膜を形成後、アニールしシリサイド
４を残存させて他のＴ１膜やＷ膜を除去後、（Ｃ）層間
絶縁膜６をＣＶＤ、５ｉＯ−膜により形成し、トレンチ
部の表面の一部にコンタクト穴を設け、ＡＩ配線７を前
記コンタクト穴部で下部トレンチ・ゲート電極と部分的
に接続させる。
該トレンチ内を含む全面にゲート酸化膜２を形成し、該
ゲート酸化膜２の表面にＣＶＤ法によりポリＳｉゲート
３をトレンチを埋め込んで形成し、（Ｂ）前記ポリＳｉ
ゲート３の表面をエツチングしてトレンチ内にポリＳｉ
ゲートをゲート電極として残存させ、ソース及びドレイ
ン拡散層５をイオン打込みにより形成し、前記ゲート電
極表面にＴ１膜やＷ膜を形成後、アニールしシリサイド
４を残存させて他のＴ１膜やＷ膜を除去後、（Ｃ）層間
絶縁膜６をＣＶＤ、５ｉＯ−膜により形成し、トレンチ
部の表面の一部にコンタクト穴を設け、ＡＩ配線７を前
記コンタクト穴部で下部トレンチ・ゲート電極と部分的
に接続させる。
第２図は、ゲート巾方向の断面図であり、（Ａ）Ｓｉ基
板１の表面に、フィールド酸化膜１３を形成後、Ｓｉ基
板１１にトレンチ部を、又、フィールド酸化膜１３のト
レンチに運らなったエツチング溝を設け、トレンチ内に
ゲート酸化膜１２を形成し、ＣＶＤ法によりポリＳｉゲ
ート１４を形成し、（Ｂ）ポリＳｉゲート１４の表面を
エツチングして、ポリＳｉゲートはトレンチ部とフィー
ルド酸化膜のエツチング溝内に連らねて残存させ、イオ
ン打込み等により拡散層を形成し、（本図では図示され
ない）Ｓｉゲート電極表面にシリサイド１５を形成して
、（Ｃ）層間絶縁膜】６を形成し、前記エツチング溝内
のゲート電極表面にコンタクト穴を設けて、ＡＩ配線１
７と接続させる。
板１の表面に、フィールド酸化膜１３を形成後、Ｓｉ基
板１１にトレンチ部を、又、フィールド酸化膜１３のト
レンチに運らなったエツチング溝を設け、トレンチ内に
ゲート酸化膜１２を形成し、ＣＶＤ法によりポリＳｉゲ
ート１４を形成し、（Ｂ）ポリＳｉゲート１４の表面を
エツチングして、ポリＳｉゲートはトレンチ部とフィー
ルド酸化膜のエツチング溝内に連らねて残存させ、イオ
ン打込み等により拡散層を形成し、（本図では図示され
ない）Ｓｉゲート電極表面にシリサイド１５を形成して
、（Ｃ）層間絶縁膜】６を形成し、前記エツチング溝内
のゲート電極表面にコンタクト穴を設けて、ＡＩ配線１
７と接続させる。
第３図もゲート巾方向の断面図であり（Ａ） Ｓｉ基板
２１の表面にフィールド酸化膜２３を形成後、トレンチ
部を設け、ゲート酸化膜２２を形成して、ＣＶＤ法によ
りポリＳｉゲート２４を形成し、（Ｂ）ポリＳｉゲート
のトレンチ部上部と連らねてフィールド酸化膜２３上に
レジストを形成して、ポリＳｉゲート２４の表面をエツ
チングしトレンチ内にＳｉゲートを残存させると共に、
トレンチ端部に於てフィールド酸化膜２３上に持ち上げ
る形でＳｉゲートを残存させ、該Ｓｉゲ一ト表面にシリ
サイド２５を形成後、（Ｃ）層間絶縁膜２６を形成し、
フィールド酸化膜上のＳｉゲートとＡＩ配線２７とを接
続させる。
２１の表面にフィールド酸化膜２３を形成後、トレンチ
部を設け、ゲート酸化膜２２を形成して、ＣＶＤ法によ
りポリＳｉゲート２４を形成し、（Ｂ）ポリＳｉゲート
のトレンチ部上部と連らねてフィールド酸化膜２３上に
レジストを形成して、ポリＳｉゲート２４の表面をエツ
チングしトレンチ内にＳｉゲートを残存させると共に、
トレンチ端部に於てフィールド酸化膜２３上に持ち上げ
る形でＳｉゲートを残存させ、該Ｓｉゲ一ト表面にシリ
サイド２５を形成後、（Ｃ）層間絶縁膜２６を形成し、
フィールド酸化膜上のＳｉゲートとＡＩ配線２７とを接
続させる。
［発明の効果１
本発明によりトレンチ・ゲートＭＯ３ＦＥＴのゲート電
極が小さな面積で形成出来ると共に、上部電極との接続
も小さな面積で行なう事ができ、集積層の向上及びスイ
ッチング速度の向上等を計ることができる効果がある。
極が小さな面積で形成出来ると共に、上部電極との接続
も小さな面積で行なう事ができ、集積層の向上及びスイ
ッチング速度の向上等を計ることができる効果がある。
（Ｂ）（Ｃ）、及び第３図（Ａ）（Ｂ）（Ｃ）は、本発
明の実施例を示すトレンチ・ゲートＭＯＳ ＦＥＴの
製造工程順の要部の断面図である。
明の実施例を示すトレンチ・ゲートＭＯＳ ＦＥＴの
製造工程順の要部の断面図である。
１．１１ 、２１ ・
２、１２、２２ ・
３、１４、２４ ・
４、１５．２５ ・
６、 ｌ ６、２６ ・
７、 ｌ ７、２７ ・
１３、２３ ・ ・ ・
・Ｓｉ基板
・ゲート酸化膜
・ポリＳｉゲート
・シリサイド
・拡散層
・層間絶縁膜
・Ａｔ配線
・フィールド酸化膜
以上
出願人 セイコーエプソン株式会社
代理人 弁理士 上 柳 雅 誉（他１名）
第１図（Ａ）（Ｂ）ＦＣ）、第２図（Ａ）第１図
第２図
Claims (3)
- （１）Ｓｉ基板表面にはトレンチが形成され、該トレン
チ内にゲート酸化膜が形成され、該ゲート酸化膜表面に
ゲート電極がトレンチ内を埋め込むが如く形成され、該
埋め込みゲート電極の表面の一部に上部電極とのコンタ
クト部を形成して成る事を特徴とする半導体装置の製造
方法。 - （２）Ｓｉ基板表面にはフィールド酸化膜が形成され、
Ｓｉ基板にはトレンチを設けられ、該トレンチ内にゲー
ト酸化膜を形成すると共に、前記フィールド酸化膜の一
部で前記トレンチと連らなったエッチング溝を設けた後
、ＣＶＤ法によりゲート電極膜を形成後、該ゲート電極
膜表面をエッチングして、前記トレンチ内と前記フィー
ルド酸化膜のエッチング溝内にゲート電極を連らねて残
存させる事を特徴とする半導体装置の製造方法。 - （３）Ｓｉ基板表面にフィールド酸化膜が形成され、Ｓ
ｉ基板にはトレンチが設けられ、該トレンチ内にゲート
酸化膜を形成し、ＣＶＤ法によりゲート電極膜を形成後
、該ゲート電極膜上のトレンチ端部と連らねて前記フィ
ールド酸化膜上のゲート電極膜上にレジスト膜を部分的
に形成して、前記ゲート電極膜をエッチングする事によ
りトレンチ内に埋め込まれて形成されるゲート電極に連
らねてフィールド酸化膜上にゲート電極を配する事を特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63197664A JPH0246775A (ja) | 1988-08-08 | 1988-08-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63197664A JPH0246775A (ja) | 1988-08-08 | 1988-08-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0246775A true JPH0246775A (ja) | 1990-02-16 |
Family
ID=16378276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63197664A Pending JPH0246775A (ja) | 1988-08-08 | 1988-08-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0246775A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5994736A (en) * | 1997-09-22 | 1999-11-30 | United Microelectronics Corporation | Semiconductor device having buried gate electrode with silicide layer and manufacture method thereof |
| KR100625795B1 (ko) * | 2005-08-25 | 2006-09-18 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 및 그 형성방법 |
-
1988
- 1988-08-08 JP JP63197664A patent/JPH0246775A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5994736A (en) * | 1997-09-22 | 1999-11-30 | United Microelectronics Corporation | Semiconductor device having buried gate electrode with silicide layer and manufacture method thereof |
| US6171916B1 (en) | 1997-09-22 | 2001-01-09 | Nippon Steel Corporation | Semiconductor device having buried gate electrode with silicide layer and manufacture method thereof |
| KR100625795B1 (ko) * | 2005-08-25 | 2006-09-18 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 및 그 형성방법 |
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