JPH02236727A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH02236727A JPH02236727A JP1058719A JP5871989A JPH02236727A JP H02236727 A JPH02236727 A JP H02236727A JP 1058719 A JP1058719 A JP 1058719A JP 5871989 A JP5871989 A JP 5871989A JP H02236727 A JPH02236727 A JP H02236727A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- register
- address
- memory
- selector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
- G06F9/323—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address for indirect branch instructions
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野Ｊ
本発明は情報処理装置に関し、特に間接分岐命令の実行
時の分岐先の命令の取り出し制御方式に関する． 〔従来の技術］ 間接分岐命令の実行時において、従来の情報処理装置で
は、メモリから取り出した分岐先アドレスをアドレス計
算用アダーを通してから論理アドレスレジスタに格納し
、分岐先の命令を取り出していた． 〔発明が解決しようとする課題〕 上述した従来の方式は、間接分岐命令を実行する際、メ
モリから取り出した分岐先アドレスをアドレス計算用ア
ダーを通してから論理アドレスレジスタに格納し、分岐
先の命令を取りにいっていたために，実行速度が遅いと
いう欠点がある．［課題を解決するための千段１ 本発明の情報処理装置は、 命令レジスタに保持されている命令をデコードし，間接
分岐命令かどうかを判断するデコーダと、 アドレス計算用アダーで計算されたアドレスまたはメモ
リから取り出された分岐先アドレスを選択するセレクタ
と、 デコーダのデコード結果を前記メモリがアクセスされる
まで持ち廻り、デコード結果が間接分岐命令を示してい
るとき、メモリから取り出された分岐先を選択するよう
にセレクタを制御するレジスタとを有している。
時の分岐先の命令の取り出し制御方式に関する． 〔従来の技術］ 間接分岐命令の実行時において、従来の情報処理装置で
は、メモリから取り出した分岐先アドレスをアドレス計
算用アダーを通してから論理アドレスレジスタに格納し
、分岐先の命令を取り出していた． 〔発明が解決しようとする課題〕 上述した従来の方式は、間接分岐命令を実行する際、メ
モリから取り出した分岐先アドレスをアドレス計算用ア
ダーを通してから論理アドレスレジスタに格納し、分岐
先の命令を取りにいっていたために，実行速度が遅いと
いう欠点がある．［課題を解決するための千段１ 本発明の情報処理装置は、 命令レジスタに保持されている命令をデコードし，間接
分岐命令かどうかを判断するデコーダと、 アドレス計算用アダーで計算されたアドレスまたはメモ
リから取り出された分岐先アドレスを選択するセレクタ
と、 デコーダのデコード結果を前記メモリがアクセスされる
まで持ち廻り、デコード結果が間接分岐命令を示してい
るとき、メモリから取り出された分岐先を選択するよう
にセレクタを制御するレジスタとを有している。
メモリから取出された分岐先アドレスをアドレス計算用
アダーを通さずに論理アドレスレジスタに格納するので
、その分実行速度が早くなる。
アダーを通さずに論理アドレスレジスタに格納するので
、その分実行速度が早くなる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の情報処理装置の一実施例のブロック図
である。
である。
命令語レジスタ１は命令語を保持する命令レジスタであ
る。ペースレジスタファイル２と汎用レジスタファイル
３は命令レジスタ１に保持された命令の出力１−２，ｌ
−３によりその内容が読出され、レジスタ４．５にそれ
ぞれ保持される。レジスタ６は命令レジスタ１が保持し
ている命令のディスプレイスメント部１４を保持する。
る。ペースレジスタファイル２と汎用レジスタファイル
３は命令レジスタ１に保持された命令の出力１−２，ｌ
−３によりその内容が読出され、レジスタ４．５にそれ
ぞれ保持される。レジスタ６は命令レジスタ１が保持し
ている命令のディスプレイスメント部１４を保持する。
アドレス計算用アダー７はレジスタ４，５．６の出力４
−１．５−１． ６−１よりオペランドのアドレス計算
を行ない、結果７−１をセレクタ２４を経て論理アドレ
スレジスタ８に格納する。実アドレス変換バッファ９は
論理アドレスレジスタ８の出力８−１でアクセスされ，
取り出された実行アドレス９−１はレジスタｌＯに格納
される。メモリ１１は実アドレスレジスタｌＯの出力１
０−１でアクセスされ、取り出されたデータ１１−１を
アライナ１２でアラインし、結果１２−１をレジスタ１
３に格納すると同時にセレクタ２４にも送る。デコーダ
２０は命令レジスタ１に保持されている命令の命令コー
ド１−１をデコードし、命令レジスタ！に保持されてい
た命令が間接分岐命令かどうかを判断し、結果２０−１
をレジスタ２１， ２２． ２３を経てセレクタ２４を
制御し、間接分岐命令の場合、アライナｌ２の出力１２
−１を選択するようにセレクタ２４を制御する。
−１．５−１． ６−１よりオペランドのアドレス計算
を行ない、結果７−１をセレクタ２４を経て論理アドレ
スレジスタ８に格納する。実アドレス変換バッファ９は
論理アドレスレジスタ８の出力８−１でアクセスされ，
取り出された実行アドレス９−１はレジスタｌＯに格納
される。メモリ１１は実アドレスレジスタｌＯの出力１
０−１でアクセスされ、取り出されたデータ１１−１を
アライナ１２でアラインし、結果１２−１をレジスタ１
３に格納すると同時にセレクタ２４にも送る。デコーダ
２０は命令レジスタ１に保持されている命令の命令コー
ド１−１をデコードし、命令レジスタ！に保持されてい
た命令が間接分岐命令かどうかを判断し、結果２０−１
をレジスタ２１， ２２． ２３を経てセレクタ２４を
制御し、間接分岐命令の場合、アライナｌ２の出力１２
−１を選択するようにセレクタ２４を制御する。
例えば、Ｔｏサイクルで命令レジスタ１に保持されてい
た命令Ａが間接分岐命令であったとすると、Ｔ，サイク
ルではレジスタ４．５には命令Ａによって読出されたペ
ースレジスタファイル２、汎用レジスタファイル３の内
容がそれぞれ格納され、レジスタ６には命令Ａのディス
プレイスメント部が格納されている。この時、同時にデ
コーダ２０で命令Ａの命令コードをデコードし、間接分
岐命令であるという情報（・”ｌ“》をレジスタ２ｌに
格納しておく。Ｔ２サイクルでアドレス計算川アダー７
で論理アドレスを算出し、論理アドレスレジスタ８に格
納する。また、レジスタ２ｌの情報２１−１もレジスタ
２２に格納される。Ｔ３サイクルで論理アドレスレジス
タ８の出力８−１で実アドレス変換バッファ９をアクセ
スし、取り出した実アドレスをレジスタｌＯに格納する
。レジスタ２３にはレジスタ２２の情報２２−１が格納
される。Ｔ４サイクルで実アドレスレジスタ１０の出力
１０−１でメモリ１１をアクセスし、分岐先アドレスを
取り出し、アライナｌ２でアラインしてレジスタｌ３に
格納すると同時にセレクタ２４にも送る。この時メモリ
ｌｌから取り出されたデータが分岐先アドレスであると
いう情報２３−１がレジスタ２３からセレクタ２４へ送
られ、セレクタ２４でアライナｌ２の出力である＋２−
１が選択され論理アドレスレジスタ８に格納される。
た命令Ａが間接分岐命令であったとすると、Ｔ，サイク
ルではレジスタ４．５には命令Ａによって読出されたペ
ースレジスタファイル２、汎用レジスタファイル３の内
容がそれぞれ格納され、レジスタ６には命令Ａのディス
プレイスメント部が格納されている。この時、同時にデ
コーダ２０で命令Ａの命令コードをデコードし、間接分
岐命令であるという情報（・”ｌ“》をレジスタ２ｌに
格納しておく。Ｔ２サイクルでアドレス計算川アダー７
で論理アドレスを算出し、論理アドレスレジスタ８に格
納する。また、レジスタ２ｌの情報２１−１もレジスタ
２２に格納される。Ｔ３サイクルで論理アドレスレジス
タ８の出力８−１で実アドレス変換バッファ９をアクセ
スし、取り出した実アドレスをレジスタｌＯに格納する
。レジスタ２３にはレジスタ２２の情報２２−１が格納
される。Ｔ４サイクルで実アドレスレジスタ１０の出力
１０−１でメモリ１１をアクセスし、分岐先アドレスを
取り出し、アライナｌ２でアラインしてレジスタｌ３に
格納すると同時にセレクタ２４にも送る。この時メモリ
ｌｌから取り出されたデータが分岐先アドレスであると
いう情報２３−１がレジスタ２３からセレクタ２４へ送
られ、セレクタ２４でアライナｌ２の出力である＋２−
１が選択され論理アドレスレジスタ８に格納される。
第２図は上述した一連の動作をタイムチ゛ヤートにした
もので、同図（ａ）は従来の方式によるタイムチャート
、同図（ｂ）は本実施例の方式によるタイムチャートで
ある。図中、Ｔｏ ，Ｔ，，Ｔ２，Ｔ，，Ｔ４， Ｔ，
，Ｔ．はマシンサイクルを表わし、Ａは命令Ａ，Ａｏは
命令Ａの分岐先アドレスを表わす。同図（ａ）では命令
Ａの分岐先アドレスである八〇が論理アドレスレジスタ
８に格納されるのがＴＳサイクルであるのに対し、同図
（ｂ）ではＴ４サイクルで論理アドレスレジスタ８に格
納される。つまり本実施例において間接分岐命令を実行
する場合、従来方式よりも本発明による方式の方が１マ
シンサイクル速く実行できる。
もので、同図（ａ）は従来の方式によるタイムチャート
、同図（ｂ）は本実施例の方式によるタイムチャートで
ある。図中、Ｔｏ ，Ｔ，，Ｔ２，Ｔ，，Ｔ４， Ｔ，
，Ｔ．はマシンサイクルを表わし、Ａは命令Ａ，Ａｏは
命令Ａの分岐先アドレスを表わす。同図（ａ）では命令
Ａの分岐先アドレスである八〇が論理アドレスレジスタ
８に格納されるのがＴＳサイクルであるのに対し、同図
（ｂ）ではＴ４サイクルで論理アドレスレジスタ８に格
納される。つまり本実施例において間接分岐命令を実行
する場合、従来方式よりも本発明による方式の方が１マ
シンサイクル速く実行できる。
（発明の効果）
以北説明したように本発明は、デコーダとレジスタとセ
レクタを付加し、メモリから取出した分岐先アドレスに
よフて分岐先の命令を直接取りにいくことにより、間接
分岐命令を高速に実行することができる効果がある。
レクタを付加し、メモリから取出した分岐先アドレスに
よフて分岐先の命令を直接取りにいくことにより、間接
分岐命令を高速に実行することができる効果がある。
第１図は本発明の情報処理装置の一実施例を示すブロッ
ク図、第２図（ａ）は従来方式によるタイムチャート、
第２図（ｂ）は本実施例の方式によるタイムチャートで
ある。 １・・・命令レジスタ、 ４．５．６・・・レジスタ、 ８・・・論理アドレスレジスタ、 ＋０． １３， ２１， ２２． ２３・・・レジスタ
、２・・・ペースレジスタファイル、 ３・・・汎用レジスタファイル、 ７・・・アドレスアダー ９・・・実アドレス変換バッファ、 １ｌ・・・メモリ、 ｌ２・・・アライナ、 ｚＯ・・・デコーダ、 ２４・・・セレクタ。
ク図、第２図（ａ）は従来方式によるタイムチャート、
第２図（ｂ）は本実施例の方式によるタイムチャートで
ある。 １・・・命令レジスタ、 ４．５．６・・・レジスタ、 ８・・・論理アドレスレジスタ、 ＋０． １３， ２１， ２２． ２３・・・レジスタ
、２・・・ペースレジスタファイル、 ３・・・汎用レジスタファイル、 ７・・・アドレスアダー ９・・・実アドレス変換バッファ、 １ｌ・・・メモリ、 ｌ２・・・アライナ、 ｚＯ・・・デコーダ、 ２４・・・セレクタ。
Claims (1)
- 【特許請求の範囲】 １、オペランドアドレスとして分岐先アドレスを指定す
るのではなく、オペランドアドレスで指定されたメモリ
エリア上に予め置かれている分岐先アドレスによって分
岐を行う間接分岐命令を実行する情報処理装置において
、 命令レジスタに保持されている命令をデコードし、間接
分岐命令かどうかを判断するデコーダと、 アドレス計算用アダーで計算されたアドレスまたはメモ
リから取り出された分岐先アドレスを選択するセレクタ
と、 デコーダのデコード結果を前記メモリがアクセスされる
まで持ち廻り、デコード結果が間接分岐命令を示してい
るとき、メモリから取り出された分岐先を選択するよう
にセレクタを制御するレジスタとを有することを特徴と
する情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058719A JPH02236727A (ja) | 1989-03-10 | 1989-03-10 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058719A JPH02236727A (ja) | 1989-03-10 | 1989-03-10 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02236727A true JPH02236727A (ja) | 1990-09-19 |
Family
ID=13092305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1058719A Pending JPH02236727A (ja) | 1989-03-10 | 1989-03-10 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02236727A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58214947A (ja) * | 1982-06-09 | 1983-12-14 | Nec Corp | 情報処理装置 |
-
1989
- 1989-03-10 JP JP1058719A patent/JPH02236727A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58214947A (ja) * | 1982-06-09 | 1983-12-14 | Nec Corp | 情報処理装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4954943A (en) | Data processing system | |
| EP0378415A2 (en) | Multiple instruction dispatch mechanism | |
| JPH02236727A (ja) | 情報処理装置 | |
| US5187782A (en) | Data processing system | |
| JPH0218729B2 (ja) | ||
| JPS6125166B2 (ja) | ||
| JP2555664B2 (ja) | 分岐ヒストリテーブル書込制御方式 | |
| JPH0218732B2 (ja) | ||
| JPS60250438A (ja) | 情報処理装置 | |
| JPS5943440A (ja) | 演算制御装置 | |
| JPS6389930A (ja) | マイクロプログラム制御装置 | |
| JPH03204029A (ja) | 情報処理装置 | |
| JPH05197543A (ja) | 情報処理装置の命令デコード方式 | |
| JPH03164945A (ja) | データ処理装置 | |
| JPS6375833A (ja) | 情報処理装置 | |
| JPH0353322A (ja) | 情報処理装置 | |
| JPS63205732A (ja) | 情報処理装置 | |
| JPH0424731B2 (ja) | ||
| JPS59223846A (ja) | 演算処理装置 | |
| JPH05241825A (ja) | マイクロプロセッサ | |
| JPS60163131A (ja) | 情報処理装置 | |
| JPH0340075A (ja) | マイクロコンピュータ | |
| JPS6028014B2 (ja) | マイクロプロセツサ | |
| JPH0358128A (ja) | 情報処理装置 | |
| JPH0421128A (ja) | 半導体集積回路試験装置のテストプロセッサに用いられる命令読み出し回路 |