JPH0358128A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0358128A JPH0358128A JP19497289A JP19497289A JPH0358128A JP H0358128 A JPH0358128 A JP H0358128A JP 19497289 A JP19497289 A JP 19497289A JP 19497289 A JP19497289 A JP 19497289A JP H0358128 A JPH0358128 A JP H0358128A
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- Japan
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- instruction
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- jump
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- 230000010365 information processing Effects 0.000 claims description 10
- 230000000630 rising effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置に関する。
従来、この種の情報処理装置は、ジャンプ命令を実行す
る場合に、命令実行時にジャンプ条件が成立するとジャ
ンプアドレスを演算し、その結果をアドレスバスに出力
して次の命令を記憶部より取り出していた。又、無条件
ジャンプ命令も単独の命令として行われてきた。
る場合に、命令実行時にジャンプ条件が成立するとジャ
ンプアドレスを演算し、その結果をアドレスバスに出力
して次の命令を記憶部より取り出していた。又、無条件
ジャンプ命令も単独の命令として行われてきた。
上述した従来の情報処理装置では、ジャンプ命令を実行
する場合、ジャンプ条件の戒立の有無の判定とジャンフ
アドレスの演算とを同一命令サイクルで行なっていたの
で、命令の実行サイクルが遅くなるという欠点がある。
する場合、ジャンプ条件の戒立の有無の判定とジャンフ
アドレスの演算とを同一命令サイクルで行なっていたの
で、命令の実行サイクルが遅くなるという欠点がある。
本発明の情報処理装置は、プログラムを格納する記憶部
を有し、前記記憶部より第１のプログラムを読出し読出
された前記第１のプログラムの指示し従って動作すると
同時に、次のプログラムである第２のプログラムの格納
されているアドレスを出力し前記記憶部より前記第２の
プログラムを読出す情報処理装置において、実行すべき
命令を格納する第１のマイクロ命令レジスタと、実行す
べき命令が格納されていた前記記憶部の次のアドレスに
格納されている命令を格納する第２のマイクロ命令レジ
スタと、前記第２のマイクロ命令レジスタの命令が無条
件ジャンプ命令であるか又は条件ジャンプ命令であるか
を判断するジャンプ命令判断デコーダと、前記ジャンプ
命令判断デコーダにより無条件ジャンプ命令と判断され
た場合にジャンプ先のアドレスを前記記憶部へ出力する
アドレス回路と、条件ジャンプ命令と判断された場合に
前記条件ジャンプ命令が成立した場合のジャンプ先のア
ドレスを格納するアドレスレジスタとを有している。
を有し、前記記憶部より第１のプログラムを読出し読出
された前記第１のプログラムの指示し従って動作すると
同時に、次のプログラムである第２のプログラムの格納
されているアドレスを出力し前記記憶部より前記第２の
プログラムを読出す情報処理装置において、実行すべき
命令を格納する第１のマイクロ命令レジスタと、実行す
べき命令が格納されていた前記記憶部の次のアドレスに
格納されている命令を格納する第２のマイクロ命令レジ
スタと、前記第２のマイクロ命令レジスタの命令が無条
件ジャンプ命令であるか又は条件ジャンプ命令であるか
を判断するジャンプ命令判断デコーダと、前記ジャンプ
命令判断デコーダにより無条件ジャンプ命令と判断され
た場合にジャンプ先のアドレスを前記記憶部へ出力する
アドレス回路と、条件ジャンプ命令と判断された場合に
前記条件ジャンプ命令が成立した場合のジャンプ先のア
ドレスを格納するアドレスレジスタとを有している。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例のブロック図である。
第１図において、１及び２はマイクロ命令レジスタ（第
１のマイロ命令レジスタ及び第２のマイクロ命令レジス
タ）、３は命令デコーダ、４はジャンプ命令判断デコー
ダ、５はマイクロ命令記憶部（記憶部）、６はジャンプ
先のアドレスを格納するアドレスレジスタ、７は次のア
ドレスを格納するアドレスレジスタ、８はジャンプアド
レスを演算するためのアドレス演算回路、９は次のアド
レスを演算するアドレス演算回路、１０及び１１はアド
レス線、■２はアドレス回路である。
１のマイロ命令レジスタ及び第２のマイクロ命令レジス
タ）、３は命令デコーダ、４はジャンプ命令判断デコー
ダ、５はマイクロ命令記憶部（記憶部）、６はジャンプ
先のアドレスを格納するアドレスレジスタ、７は次のア
ドレスを格納するアドレスレジスタ、８はジャンプアド
レスを演算するためのアドレス演算回路、９は次のアド
レスを演算するアドレス演算回路、１０及び１１はアド
レス線、■２はアドレス回路である。
次に、動作を説明する。
第１図の情報処理装置は、第２図に示すように、クロッ
クの立上がりにより１つのプログラム命令を実行すると
、その命令に従って次の命令をフェッチしてくるための
アドレスをアドレス線１０に出力する．出力されたアド
レスによりマイクロ命令記憶部５より次のプログラム命
令を読出し、次のクロックの立上がりで実行を開始し、
これをくり返す。上記の動作は従来技術においても行わ
れている。
クの立上がりにより１つのプログラム命令を実行すると
、その命令に従って次の命令をフェッチしてくるための
アドレスをアドレス線１０に出力する．出力されたアド
レスによりマイクロ命令記憶部５より次のプログラム命
令を読出し、次のクロックの立上がりで実行を開始し、
これをくり返す。上記の動作は従来技術においても行わ
れている。
そして、マイクロ命令記憶部５は、たとえばデュアルボ
ートメモリで構戒されていて、アドレス線１０には実行
する命令のアドレス値が出力される．同時に、アドレス
線１１にはアドレス線１０の次のアドレス値が出力され
る。又、それぞれのアドレスの出力データは、それぞれ
マイクロ命令レジスタ１，２に出力され、クロックの立
上がりで格納される。マイクロ命令レジスタ１に格納さ
れた命令は、命令レジスタ３によりデコードされ命令が
実行される。さらに、マイクロ命令レジスタ２に格納さ
れた命令は、マイクロ命令レジスタ１に格納された命令
がジャンプ命令であるが又は、マイクロ命令レジスタ２
に格納された命令が無条件ジャンプ命令である場合を除
き、次に実行すべき命令である。
ートメモリで構戒されていて、アドレス線１０には実行
する命令のアドレス値が出力される．同時に、アドレス
線１１にはアドレス線１０の次のアドレス値が出力され
る。又、それぞれのアドレスの出力データは、それぞれ
マイクロ命令レジスタ１，２に出力され、クロックの立
上がりで格納される。マイクロ命令レジスタ１に格納さ
れた命令は、命令レジスタ３によりデコードされ命令が
実行される。さらに、マイクロ命令レジスタ２に格納さ
れた命令は、マイクロ命令レジスタ１に格納された命令
がジャンプ命令であるが又は、マイクロ命令レジスタ２
に格納された命令が無条件ジャンプ命令である場合を除
き、次に実行すべき命令である。
ここで、マイクロ命令レジスタ２に格納された命令が条
件ジャンプ命令であると、ジャンプ命令判断デコーダに
よりデコードされ、アドレス演算回路８により上記ジャ
ンプ命令のジャンプ条件が戒立した場合のジャンプアド
レスが演算され、アドレスレジスタ６に送出され、クロ
ックの立上がりで格納される。又、アドレスレジスタ７
には実行中の命令の次のアドレス値が格納される。そし
て、次のマイクロ命令レジスタ１に上記ジャンプ命令が
格納されて実行され、ジャンプ条件が成立するとアドレ
スレジスタ６の内容がアドレス回路１２を通してアドレ
ス線１０に送出され、又、成立しないとアドレスレジス
タ７の内容がアドレス回路１２を通してアドレス線１０
に送出され、次に実行すべき命令がマイクロ命令記憶部
５より送出される。
件ジャンプ命令であると、ジャンプ命令判断デコーダに
よりデコードされ、アドレス演算回路８により上記ジャ
ンプ命令のジャンプ条件が戒立した場合のジャンプアド
レスが演算され、アドレスレジスタ６に送出され、クロ
ックの立上がりで格納される。又、アドレスレジスタ７
には実行中の命令の次のアドレス値が格納される。そし
て、次のマイクロ命令レジスタ１に上記ジャンプ命令が
格納されて実行され、ジャンプ条件が成立するとアドレ
スレジスタ６の内容がアドレス回路１２を通してアドレ
ス線１０に送出され、又、成立しないとアドレスレジス
タ７の内容がアドレス回路１２を通してアドレス線１０
に送出され、次に実行すべき命令がマイクロ命令記憶部
５より送出される。
次に、マイクロ命令レジスタ２に格納された命令が無条
件ジャンプ命令であると、ジャンプ命令判断デコーダに
よりデコードされ、アドレス演算回路８によりジャンプ
アドレスが演算されてアドレス回路１２を通してアドレ
ス線１０に送出される。そして、次に実行すべき命令が
マイクロ命令記憶部５より送出されると同時に、マイク
ロ命令レジスタ１に格納された命令を実行する。
件ジャンプ命令であると、ジャンプ命令判断デコーダに
よりデコードされ、アドレス演算回路８によりジャンプ
アドレスが演算されてアドレス回路１２を通してアドレ
ス線１０に送出される。そして、次に実行すべき命令が
マイクロ命令記憶部５より送出されると同時に、マイク
ロ命令レジスタ１に格納された命令を実行する。
以上説明したように本発明は、実行すべき命令を格納す
る第１のマイクロ命令レジスタと、実行すべき命令が格
納されている記憶部の次のアドレスに格納されている命
令を格納する第２のマイクロ命令レジスタと、マイクロ
命令レジスタ２の命令が無条件ジャンプ又は条件ジャン
プ命令と判断するジャンプ命令判断デコータ，ジャンプ
命令判断デコーダにより無条件ジャンプと判断された場
合、ジャンプ先のアドレスを前記記憶部へ出力するアド
レス回路、条件ジャンプ命令と判断された場合にその条
件ジャンプ命令が成立した場合のジャンプ先のアドレス
を格納するアドレスレジスタとを有することにより、命
令の実行サイクルを速くすることができるという効果が
ある。
る第１のマイクロ命令レジスタと、実行すべき命令が格
納されている記憶部の次のアドレスに格納されている命
令を格納する第２のマイクロ命令レジスタと、マイクロ
命令レジスタ２の命令が無条件ジャンプ又は条件ジャン
プ命令と判断するジャンプ命令判断デコータ，ジャンプ
命令判断デコーダにより無条件ジャンプと判断された場
合、ジャンプ先のアドレスを前記記憶部へ出力するアド
レス回路、条件ジャンプ命令と判断された場合にその条
件ジャンプ命令が成立した場合のジャンプ先のアドレス
を格納するアドレスレジスタとを有することにより、命
令の実行サイクルを速くすることができるという効果が
ある。
第１図は本発明の一実施例のブロック図、第２図は第１
図の情報処理装置の動作のタイムチャートである。 １・・・マイクロ命令レジスタ、２・・・マイクロ命令
レジスタ、３・・・命令デコーダ、４・・・ジャンプ命
令判断デコーダ、５・・・マイクロ命令記憶部、６・・
・アドレスレジスタ、７・・・アドレスレジスタ、８・
・・アドレス演算回路、９・・・アドレス演算回路、１
０・・・アドレス線、１１・・・アドレス線、１２・・
・アドレス回路。
図の情報処理装置の動作のタイムチャートである。 １・・・マイクロ命令レジスタ、２・・・マイクロ命令
レジスタ、３・・・命令デコーダ、４・・・ジャンプ命
令判断デコーダ、５・・・マイクロ命令記憶部、６・・
・アドレスレジスタ、７・・・アドレスレジスタ、８・
・・アドレス演算回路、９・・・アドレス演算回路、１
０・・・アドレス線、１１・・・アドレス線、１２・・
・アドレス回路。
Claims (1)
- プログラムを格納する記憶部を有し、前記記憶部より第
１のプログラムを読出し読出された前記第１のプログラ
ムの指示し従って動作すると同時に、次のプログラムで
ある第２のプログラムの格納されているアドレスを出力
し前記記憶部より前記第２のプログラムを読出す情報処
理装置において、実行すべき命令を格納する第１のマイ
クロ命令レジスタと、実行すべき命令が格納されていた
前記記憶部の次のアドレスに格納されている命令を格納
する第２のマイクロ命令レジスタと、前記第２のマイク
ロ命令レジスタの命令が無条件ジャンプ命令であるか又
は条件ジャンプ命令であるかを判断するジャンプ命令判
断デコーダと、前記ジャンプ命令判断デコーダにより無
条件ジャンプ命令と判断された場合にジャンプ先のアド
レスを前記記憶部へ出力するアドレス回路と、条件ジャ
ンプ命令と判断された場合に前記条件ジャンプ命令が成
立した場合のジャンプ先のアドレスを格納するアドレス
レジスタとを有することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19497289A JPH0358128A (ja) | 1989-07-26 | 1989-07-26 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19497289A JPH0358128A (ja) | 1989-07-26 | 1989-07-26 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0358128A true JPH0358128A (ja) | 1991-03-13 |
Family
ID=16333409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19497289A Pending JPH0358128A (ja) | 1989-07-26 | 1989-07-26 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0358128A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9387940B2 (en) | 2010-11-09 | 2016-07-12 | Colorado Seminary Which Owns And Operates The University Of Denver | Intelligent self-leveling docking system |
-
1989
- 1989-07-26 JP JP19497289A patent/JPH0358128A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9387940B2 (en) | 2010-11-09 | 2016-07-12 | Colorado Seminary Which Owns And Operates The University Of Denver | Intelligent self-leveling docking system |
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