JPH02237058A - 半導体集積回路およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体集積回路とその製造方法に関し、特に
同一半導体基板内にバイポーラトランジスタとＣＭＯＳ
　（相補型ＭＯＳ）トランジスタを形成するＢ　ｉ　−
ＣＭＯＳ集積回路およびその製造方法に関するものであ
る。

従来の技術 近年、半導体集積回路の高速化やアナログ・デジタル供
存機能が望まれる中で、バイポーラトランジスタとＣＭ
ＯＳ　トランジスタを同一基板内に集積化したＢｉ−Ｃ
ＭＯＳ集積回路が注目されている。従来のＢ　ｉ−ＣＭ
ＯＳ集積回路は、第２図に示すような構造をしている。

以下、第２図に示した断面図を参照して従来のＢ　ｉ　
−ＣＭＯＳ集積回路の構造とその製造方法について説明
する。

この構造は、以下の工程を経て実現される。

まず、ｎ型埋め込みコレクタ領域２、ｎ型埋め込み領域
２１及びｐ型埋め込み領域３、３１が選択的に形成され
たｐ型単結晶シリコン基板（以後基板と記す）１の上に
比抵抗が１〜５Ω・ｃＩｌのｎ型シリコンエビタキシャ
ル層４を形成し、ｎ型埋め込みコレクタ領域２とｎ型埋
め込み領域２１の上にはこれらにつながるｎウェル領域
５を、また、ｐ型埋め込み領域３の上にはこれにつなが
るｐ型の分離領域６を、またｐ型埋め込み領域３１の上
にはｐウェル領域７を形成する。さらに選択酸化法によ
り厚い酸化シリコン膜８を成長させ、素子間を分離し、
その後、ゲート酸化膜９となる薄い酸化シリコン膜を形
成し、さらにこの上に多結晶シリコンなどの導電膜を選
択的に形成してゲート電極１０を形成する。次にｎ型不
純物の拡散によりｎｐｎトランジスタのコレクタウオー
ル層１１を形成し、さらにｐ型不純物を選択的にイオン
注入してベース領域１２を形成する。さらにｎ型不純物
を選択的にイオン注入してｎチャネルＭＯＳトランジス
タの低濃度でｎ型のソース領域１３及びドレイン領域１
３１を形成し、酸化シリコン膜などによりゲート電極１
０の側壁にサイドウオール用の酸化シリコン膜を形成し
た後、ｎ型不純物を選択的にイオン注入してｎチャネル
ＭＯＳトランジスタの高濃度でｎ型のソース領域１５及
びドレイン領域１５１を形成する。さらに、ｐ型不純物
を選択的にイオン注入してｐチャネルＭＯＳトランジス
タの高濃度でｐ型のソース領域１６及びドレイン領域１
６１を形成する。次に、ｎ型の不純物を含んだ多結晶シ
リコンをベース領域６の上に形成してエミッタ電極１７
とするとともにエミッタ電極１７からのｎ型不純物の拡
散によりエミッタ領域１８を形成する。

第２図からわかるように、ｎチャネルＭＯＳトランジス
タ領域のｐウェル領域７とｐ型単結晶シリコン基板１は
ｐ型埋め込み領域３１を介して電気的に導通している。

発明が解決しようとする課題 このような従来の構造およびその製造方法では、ｐウェ
ル領域７と基板１が電気的に導通しているため、基板に
負の電圧を加えるような使用の下では、ｎチャネルＭＯ
Ｓトランジスタのドレイン領域１３１と１５１と基板１
（ｐウェル７）間に高電界が加わりホットエレクトロン
効果が顕著となる。例えば±５ｖ電源の使用下で、ｎチ
ャネルＭＯＳトランジスタのドレイン電位が５ｖの場合
に、基板電位を−５ｖに設定するのでドレインと基板間
の電位差が１０Ｖとなり、ホットエレクトロンのゲート
酸化膜への注入トラップ確率が高まる。この結果、ｎチ
ャネルＭＯＳトランジスタのしきい値電圧Ｖｔの変動や
相互コンダクタンスｇＩＩの劣化など特性が損なわれる
という欠点を有していた。また、ＭＯＳトランジスタの
スイッチング動作にともなって基板へ電流が流れ、ノイ
ズ電流源となってバイポーラトランジスタの特性を損な
うという欠点も有していた。本発明はこのような上記従
来の課題を解決するもので、ｎチャネルＭＯＳトランジ
スタの基板バイアスによる特性変動を抑え、ＭＯＳトラ
ンジスタからのバイポーラトランジスタに対するノイズ
を抑制する半導体集積回路およびその製造方法を提供す
ることを目的とするものである。

課題を解決するための手段 この目的を達成するために本発明の半導体集積回路は、
ｐ型単結晶シリコン基板の上に形成されたバイポーラト
ランジスタの領域下に高濃度でｎ型の埋め込みコレクタ
領域が形成され、かつ前記単結晶シリコン基板の上に形
成されたｎチャネルＭＯＳトランジスタとｐチャネルＭ
ＯＳトランジスタの領域下に前記埋め込みコレクタ領域
に用いる不純物よりも濃度が低く、かつ蒸気圧が小さい
不純物からなるｎ型埋め込み領域が形成されたものであ
る。そしてこの構造を得るための製造方法は、ｐ型単結
晶シリコン基板上にｎ型の埋め込みコレクタと同埋め込
みコレクタ領域に用いる不純物よりも濃度が低く、かつ
蒸気圧が小さい不純物からなるｎ型の埋め込み領域を形
成する工程と、前記単結晶シリコン基板の表面にｎ型の
半導体層を形成する工程と、前記埋め込みコレクタ領域
の上の前記半導体層にｎ型の第１のウェル領域を、前記
埋め込み領域の上の前記半導体層にｎ型の第２のウェル
領域とｐ型のウェル領域を形成する工程と、前記ｎ型の
第１のウェル領域にバイポーラトランジスタを、前記ｎ
型の第２のウェル領域にｐチャネルＭＯＳトランジスタ
を、前記ｐ型のウェル領域にｎチャネルＭＯＳトランジ
スタを形成する工程を備えたものである。

作用 この構造およびその製造方法によれば、ｎ型埋め込み領
域によりｎチャネルＭＯＳトランジスタが形成されたｐ
ウェル領域と基板が電気的に分離されるため、基板に負
の電圧を加えるような使用の下でもｎチャネルＭＯＳト
ランジスタのドレインとｐウェル領域間の電位差が従来
例のように大きくなることがな《、ホットエレクトロン
のゲート酸化膜への注入トラップ確率の増大が抑制され
、ｎチャネルＭＯＳトランジスタの特性変動を抑制する
ことができる。また、ＭＯＳトランジスタの基板電流は
電源端子へ吸い出せるので基板を通じてバイポーラトラ
ンジスタに加わることなく、ノイズ電流源とならない。

さらに、ｎチャネルＭＯＳトランジスタ領域下のｎ型埋
め込み領域はバイポーラトランジスタ領域のｎ型埋め込
みコレクタ領域よりも蒸気圧の小さい不純物からなる濃
度の低い拡散層で形成されているので、これの逆拡散に
よるｐウェル領域への侵入が小さ《でき、ｐウェル領域
を厚く残溜でき、ｎチャネルＭＯＳトランジスタのｎ型
のソース領域とｎ型埋め込み領域との間に構成される寄
生のｎｐｎトランジスタのベース幅を広く保って電流増
幅率を下げ、ＣＭＯＳのラッチアップ耐量を向上させる
ことができる。

実施例 本発明の半導体集積回路およびその製造方法の一実施例
を第１図に示した断面図を参照して説明する。

この構造は、ｐ型単結晶シリコン基板１の上に高濃度で
ｎ型の埋め込みコレクタ領域２と、これよりも不純物濃
度の低く、かつ蒸気圧が小さい不純物からなるｎ型の埋
め込み領域２２およびｐ型の埋め込み領域３が形成され
、ｎ型埋め込みコレクタ領域２の上にはｎウェル領域５
が、ｎ型の埋め込み領域２２の上にはｎウェル領域５と
ｐウェル領域が、ｐ型の埋め込み領域３の上にはｐ型の
分離領域６が形成され、ｎウェル領域５の中に、埋め込
みコレクタ領域２に接続されたコレクタウオール層１１
、ベース領域１２およびエミツタ領域ｌ８が形成され、
ｎウェル領域５ｌの中にｐ型のソース領域１６とドレイ
ン領域１６１が、この領域の間のｎウェル領域５１の表
面にゲート酸化１！１９とゲート電極１０が積層されて
形成され、ｐウェル領域７の中に、低濃度でｎ型のソー
ス領域１３とドレイン領域１３１と、高濃度でｎ型のソ
ース領域１５とドレイン領域１５１が形成され、この領
域の間のｐウェル領域７の表面にゲート酸化膜９とゲー
ト電極１０が形成されたものである。

なお、８は素子分離用の厚い酸化シリコン膜、１４はＬ
ＤＤ構造を得るためのサイドウオール用の酸化シリコン
膜である。

次に、この構造を得るための製造方法を説明する。

まず、ひ素を選択的にドープして形成されたｎ型埋め込
みコレクタ領域２とひ素よりも蒸気圧が小さいアンチモ
ンを選択的にドーブして形成されたｎ型埋め込み領域２
２およびｐ型埋め込み領域３が選択的に形成されたｐ型
単結晶シリコン基板１の上に、比抵抗が０．３〜１０Ω
・ｃ＋ａのｎ型のシリコンエビタキシャル層４を形成す
る。このシリコンエビタキシャル層４の中にｎ型埋め込
みコレクタ領域２の上にはこれにつながるｎウェル領域
５を、ｐ型埋め込み領域３の上にはこれにつながる分離
領域６を、また、ｎ型埋め込み領域２２の上のｎチャネ
ルＭＯＳトランジスタを形成する領域にはｐウェル領域
７を、ｐチャネルＭＯＳトランジスタを形成する領域に
はｎウェル領域５１を形成する。さらに、選択酸化法に
より厚いシリコン酸化膜８を成長させ、素子分離領域を
形成する。その後、ゲート酸化膜９となる薄いシリコン
酸化膜を形成し、さらにこの上に多結晶シリコンなどの
導電膜を選択的に形成してゲート電極１０を形成する。

次にｎ型不純物の拡散によりｎｐｎトランジスタのコレ
クタウオール層１１を形成し、さらにｐ型の不純物を選
択的にイオン注入してベース領域１２を形成する。さら
にｎ型の不純物を選択的にイオン注入してｎチャネルＭ
ＯＳトランジスタの低濃度でｎ型のソース領域１３及び
ドレイン領域１３１を形成し、ゲート電極１０の側壁に
サイドウオール用の酸化シリコン膜ｌ４を形成した後、
Ｄ型の不純物を選択的にイオン注入してｎチャネルＭＯ
Ｓトランジスタの高濃度でｎ型のソース領域１５及びド
レイン領域１５１を形成することにより、ｎチャネルＭ
ＯＳトランジス夕のＬＤＤ構造を形成する。さらに、ｐ
型の不純物を選択的にイオン注入してｐチャネルＭＯＳ
　トランジスタの高濃度でｐ型のソース領域１６及びド
レイン領域１６１を形成する。次に、ひ素の不純物を含
んだ多結晶シリコンをベース領域１２の上に選択的に形
成してエミッタ電極１７とし、さらに熱処理を施すこと
によりエミッタ電極ｌ７からの不純物の拡散によりエミ
ッタ領域１８を形成する。

以上のようにして形成された半導体集積回路はｎチャネ
ルＭＯＳトランジスタ領域のｐウェル領域７とｐ型単結
晶シリコン基板１はｎ型埋め込み領域２２により電気的
に分離される。このため、ｐ型単結晶シリコン基板１に
印加する最低電圧よりも高いか、同じ電圧をｐウェル領
域７に印加できるので、たとえば±５ｖ電源動作の場合
ソース電圧をＯＶとした時でもｎチャネルＭＯＳトラン
ジスタの基板となるｐウェル領域７の電圧をＯｖに印加
できる。この結果、ドレイン端でも最大５Ｖの電圧に対
する電界しか発生しないので、基板バイアスによるｎチ
ャネルＭＯＳトランジスタのホットエレクトロン効果は
抑制され、ｖ丁の変動やｇ一の劣化が防止される。また
、ＭＯＳトランジスタのスイッチング時に発生する基板
への電流はｐウェル領域７を介して電源端子（図示せず
）へ迂回されバボーラトランジスタへは何ら悪影響を与
えない。さらに、ｎ型埋め込み領域２２によるｐウェル
領域７への逆拡散が少ないためｐウェル領域の深さ方向
の幅が狭くならずＣＭＯＳのラッチアップ耐量を向上さ
せるとともに、ｎ型の埋め込みコレクタ領域２を高濃度
にしているためバイポーラトランジスタのコレクタ層を
より低抵抗にすることができる。

発明の効果 本発明の半導体集積回路によれば、ｐ型単結晶シリコン
基板の一主面上のバイポーラトランジスタが形成された
領域下に高濃度のｎ型埋め込みコレクタ領域を有し、か
つｎチャネルＭＯＳトランジスタとｐチャネルＭｏＳト
ランジスタが形成された領域下に上ａａ　ｎ型埋め込み
コレクタ領域に用いる不純物よりも濃度が低く、かつ蒸
気圧が小さい不純物からなるｎ型埋め込み領域を有する
構造を設けることにより、基板バイアスによるｎチャネ
ルＭＯＳトランジスタの特性変動を抑制し、ＭＯＳトラ
ンジスタの基板電流によるバイポーラトランジスタの特
性変動を抑制し、さらにＣＭＯＳのラッチアップ耐量を
向上すると共にバイポーラトランジスタのコレクタ層を
低抵抗にすることができる。この結果、信頼性の高い半
導体集積回路が実現できる。

【図面の簡単な説明】

第１図は本発明の半導体集積回路の実施例を示す断面図
、第２図は従来の半導体集積回路の構造を示す断面図で
ある。 １・・・・・・ｐ型単結晶シリコン基板（基板）、２・
・・・・・ｎ型埋め込みコレクタ領域、２１．２２・・
・・・・ｎ型埋め込み領域、３，３１・・・・・・ｐ型
埋め込み領域，４・・・・・・ｎ型シリコンエビタキシ
ャル層、５・・・・・・ｎウェル領域、６・・・・・・
ｐ型分離領域、７・旧・・ｐウェル領域、８・・・川厚
い酸化シリコン膜、９・・・・・・ゲート酸化膜、１０
・・・・・・ゲート電極、１１・・・・・・コレクタウ
オール層、１２・・・・・・ベース領域、１３・・・・
・・低濃度でｎ型のソース領域、１３１・・・・・・低
濃度でｎ型のドレイン領域、１４・・・・・・サイドウ
オール用の酸化シリコン膜、１５・・・・・・高濃度で
ｎ型のソース領域、１５１・・・・・・高濃度でｎ型の
ドレイン領域、１６・・・・・・高濃度でｐ型のソース
領域、１６１・・・・・・高濃度でｐ型のドレイン領域
、１７・・・・・・エミッタ電極、１８・・・・・・エ
ミッタ領域。

Claims (2)

【特許請求の範囲】
1. （１）一導電型の単結晶シリコン基板上に形成されたバ
   イポーラトランジスタの領域下に高濃度で逆導電型の埋
   め込みコレクタ領域が形成され、前記単結晶シリコン基
   板上に形成されたｎチャネルＭＯＳトランジスタとｐチ
   ャネルＭＯＳトランジスタの領域下に前記埋め込みコレ
   クタ領域に用いる不純物より濃度が低く、かつ蒸気圧が
   小さい不純物からなる逆導電型の埋め込み領域が形成さ
   れていることを特徴とする半導体集積回路。
2. （２）一導電型の単結晶シリコン基板上にコレクタとな
   る逆導電型の埋め込みコレクタ領域と同埋め込みコレク
   タ領域に用いる不純物よりも濃度が低く、かつ蒸気圧が
   小さい不純物からなる逆導電型の埋め込み領域を形成す
   る工程と、前記単結晶シリコン基板の表面に逆導電型の
   半導体層を形成する工程と、前記埋め込みコレクタ領域
   の上の前記半導体層に逆導電型の第１のウェル領域を、
   前記埋め込み領域の上の前記半導体層に逆導電型の第２
   のウェル領域と一導電型のウェル領域を形成する工程と
   、前記逆導電型の第１のウェル領域にバイポーラトラン
   ジスタを、前記逆導電型の第２のウェル領域に一導電型
   のチャネルＭＯＳトランジスタを、前記一導電型のウェ
   ル領域に逆導電型のチャネルＭＯＳトランジスタを形成
   する工程を備えたことを特徴とする半導体集積回路の製
   造方法。