JPH0346372A - Ｍｏｓ型トランジスタ - Google Patents
Ｍｏｓ型トランジスタInfo
- Publication number
- JPH0346372A JPH0346372A JP18294789A JP18294789A JPH0346372A JP H0346372 A JPH0346372 A JP H0346372A JP 18294789 A JP18294789 A JP 18294789A JP 18294789 A JP18294789 A JP 18294789A JP H0346372 A JPH0346372 A JP H0346372A
- Authority
- JP
- Japan
- Prior art keywords
- well region
- diffusion layer
- impurity diffusion
- type
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、微細化された半導体装置に用いるＬＤＤ（Ｌ
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造
のＭＯ８型トランジスタに関するものである。
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造
のＭＯ８型トランジスタに関するものである。
従来の技術
半導体集積回路に要求される性能として、小型化及び消
費電流の低減化等がある。前者を達成するために、個々
を構成するトランジスタの縮小化がなされている。また
、後者のためには、相補型ＭＯ８）ランジスタを用いて
いる。トランジスタを縮小化すると、ドレイン近傍の電
界が強められ、特性変動を引き起こす原因となるホット
キャリアが発生し易くなる。そこで、ＬＤＤ構造をもつ
ＭＯＳ型トランジスタが一般的となってきている。又、
相補型ＭＯＳトランジスタを形成すると、寄生ＮＰＮ構
造のトランジスタ或いは、寄生ＰＮＰ構造のトランジス
タが一方の導電型トランジスタのソースもしくはドレイ
ンとなる不純物拡散層と隣接する他方の導電型トランジ
スタのウェル領域間で、形成されることになる。そこで
、雑音が、不純物拡散層若しくは、ウェル領域にががる
と、あたかもバイポーラトランジスタのように、一方の
導電型トランジスタの不純物拡散層と他方の導電型トラ
ンジスタのウェル領域間を電流が流れる。
費電流の低減化等がある。前者を達成するために、個々
を構成するトランジスタの縮小化がなされている。また
、後者のためには、相補型ＭＯ８）ランジスタを用いて
いる。トランジスタを縮小化すると、ドレイン近傍の電
界が強められ、特性変動を引き起こす原因となるホット
キャリアが発生し易くなる。そこで、ＬＤＤ構造をもつ
ＭＯＳ型トランジスタが一般的となってきている。又、
相補型ＭＯＳトランジスタを形成すると、寄生ＮＰＮ構
造のトランジスタ或いは、寄生ＰＮＰ構造のトランジス
タが一方の導電型トランジスタのソースもしくはドレイ
ンとなる不純物拡散層と隣接する他方の導電型トランジ
スタのウェル領域間で、形成されることになる。そこで
、雑音が、不純物拡散層若しくは、ウェル領域にががる
と、あたかもバイポーラトランジスタのように、一方の
導電型トランジスタの不純物拡散層と他方の導電型トラ
ンジスタのウェル領域間を電流が流れる。
その結果として、ウェル領域の抵抗のため、ウェル領域
電位が変動し、さらにバイポーラ電流が増大し、最終的
にはトランジスタを破壊に至らせるラッチアップ現象が
起こる。そこで、ラッチアップ現象を抑制するためには
、ウェル領域の抵抗をできるだけ低くし、ウェル領域電
位の変動を小さくおさえる必要がある。
電位が変動し、さらにバイポーラ電流が増大し、最終的
にはトランジスタを破壊に至らせるラッチアップ現象が
起こる。そこで、ラッチアップ現象を抑制するためには
、ウェル領域の抵抗をできるだけ低くし、ウェル領域電
位の変動を小さくおさえる必要がある。
以上より、従来の技術としては、第２図に示すような構
造のＭＯ８型トランジスタとなる。
造のＭＯ８型トランジスタとなる。
この構造は、ｐ形シリコン基板１１の中に、後工程を考
慮して可能な限り抵抗が小さくなるように不純物を注入
してｐ形のウェル領域１２が形成され、ウェル領域１２
の表面にゲート酸化膜１３とポリシリコンからなるゲー
ト電極１４とが積層され、ゲート酸化１１１１３の近傍
のウェル領域１２内にｎ形の低濃度の不純物拡散層１５
が形成され、ゲート酸化Ｍ１３とゲート電極１４の側壁
に注入マスクとしてのサイドウオール１６が形成され、
低濃度の不純物拡散層１５に接してｎ形で、高濃度の不
純物拡散層１７がウェル領域１２内に形成されたもので
ある。
慮して可能な限り抵抗が小さくなるように不純物を注入
してｐ形のウェル領域１２が形成され、ウェル領域１２
の表面にゲート酸化膜１３とポリシリコンからなるゲー
ト電極１４とが積層され、ゲート酸化１１１１３の近傍
のウェル領域１２内にｎ形の低濃度の不純物拡散層１５
が形成され、ゲート酸化Ｍ１３とゲート電極１４の側壁
に注入マスクとしてのサイドウオール１６が形成され、
低濃度の不純物拡散層１５に接してｎ形で、高濃度の不
純物拡散層１７がウェル領域１２内に形成されたもので
ある。
発明が解決しようとする課題
ホットキャリアを抑制するため、即ちドレイン近傍の電
界を抑えるためには低濃度の不純物拡散層１５とウェル
領域１２の間の接合層での空乏層の幅を拡げる必要があ
る。これを実現するには、低濃度の不純物拡散層１５と
ウェル領域１２の不純物濃度を低くしなければならない
。しかし、方で、ラッチアップの問題があり、ウェル領
域１２の抵抗を下げるために、ウェル領域１２の不純物
濃度は、できるだけ高くしなければならないという相反
するものがあり、相方を満足するには、現在の構造では
不可能である。
界を抑えるためには低濃度の不純物拡散層１５とウェル
領域１２の間の接合層での空乏層の幅を拡げる必要があ
る。これを実現するには、低濃度の不純物拡散層１５と
ウェル領域１２の不純物濃度を低くしなければならない
。しかし、方で、ラッチアップの問題があり、ウェル領
域１２の抵抗を下げるために、ウェル領域１２の不純物
濃度は、できるだけ高くしなければならないという相反
するものがあり、相方を満足するには、現在の構造では
不可能である。
課題を解決するための手段
従来のように、ウェル領域を全面に形成せず、一部に不
純物注入することにより、部分ウェル領域を形成する。
純物注入することにより、部分ウェル領域を形成する。
即ち、ドレイン近傍のホットキャリアの発生に関与する
低濃度の不純物拡散層に接する領域にはウェル領域が形
成されない構造にする。
低濃度の不純物拡散層に接する領域にはウェル領域が形
成されない構造にする。
作用
本発明のＭＯＳ型トランジスタによれば、サイドウオー
ル下の低濃度の不純物拡散層がウェル領域よりも低不純
物濃度の半導体基板中に形成されるため空乏層がより大
きく拡がって電界がより小さくなり、ホットキャリアの
発生を抑制することができる。又、寄生バイポーラトラ
ンジスタによるバイポーラ電流は、不純物濃度が高く、
低抵抗のウェル領域中を流れるため、電位の変動を抑え
ラッチアップの発生をおさえることができる。
ル下の低濃度の不純物拡散層がウェル領域よりも低不純
物濃度の半導体基板中に形成されるため空乏層がより大
きく拡がって電界がより小さくなり、ホットキャリアの
発生を抑制することができる。又、寄生バイポーラトラ
ンジスタによるバイポーラ電流は、不純物濃度が高く、
低抵抗のウェル領域中を流れるため、電位の変動を抑え
ラッチアップの発生をおさえることができる。
よって、ホットキャリア及びラッチアップの相方を抑制
する効果が得られる。
する効果が得られる。
実施例
本発明の実施例の一例として、ｎチャンネル（以後ｎ−
ｃｈと記す）ＭＯ８型トランジスタの段面を第１図に示
し、これを参照して説明する。
ｃｈと記す）ＭＯ８型トランジスタの段面を第１図に示
し、これを参照して説明する。
この構造はｐ型シリコン基板１に、チャネルが形成され
る領域を除いて、ポロンをドーズ量がＩ Ｘ １０ ｌ
３ｃｔａ−２でエネルギーが５０ｋｅＶで注入を行ない
、アニールとドライブインの熱処理を経て、Ｐ型のウェ
ル領域２を形成し、次にシリコン基板１の表面に酸化を
行ない、２００へのゲート酸化膜３を形成した後、電極
としてのポリシリコンを４０００Ａの厚さに成長させ、
バターニングおよびエツチング工程によりゲート電極４
を形成し、このゲート電極４を注入のマスクにして、リ
ンを２ Ｘ １０１３ｃｍ−２のドーズ量で注入し、ｎ
型の低濃度の不純物拡散層５を形成し、さらに、気相成
長法により酸化膜を成長させ、異方性エツチングを行な
うことによりゲート電極４とゲート酸化膜３の側壁にサ
イドウオール６′を形成し、この後に砒素を５ Ｘ １
０Ｉ５ｃｍ ”のドーズ量で注入して、ｎ型の高濃度の
不純物拡散層７を形成する過程を経ることにより得られ
る。
る領域を除いて、ポロンをドーズ量がＩ Ｘ １０ ｌ
３ｃｔａ−２でエネルギーが５０ｋｅＶで注入を行ない
、アニールとドライブインの熱処理を経て、Ｐ型のウェ
ル領域２を形成し、次にシリコン基板１の表面に酸化を
行ない、２００へのゲート酸化膜３を形成した後、電極
としてのポリシリコンを４０００Ａの厚さに成長させ、
バターニングおよびエツチング工程によりゲート電極４
を形成し、このゲート電極４を注入のマスクにして、リ
ンを２ Ｘ １０１３ｃｍ−２のドーズ量で注入し、ｎ
型の低濃度の不純物拡散層５を形成し、さらに、気相成
長法により酸化膜を成長させ、異方性エツチングを行な
うことによりゲート電極４とゲート酸化膜３の側壁にサ
イドウオール６′を形成し、この後に砒素を５ Ｘ １
０Ｉ５ｃｍ ”のドーズ量で注入して、ｎ型の高濃度の
不純物拡散層７を形成する過程を経ることにより得られ
る。
このＬ Ｄ Ｄ （Ｌ ｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ ）構造のＭＯ８型トランジスタによれば
ｐ型のウェル領域は高濃度の不純物拡散層７には接する
が低濃度の不純物拡散層５とは接しない構造となる。な
お、実施例ではｐ型シリコン基板でのｎ−ｃｈトランジ
スタについて説明したがｎ型シリコン基板でのｐ−ｃｈ
トランジスタについても本発明が適用できるのは言うま
でもない。
Ｄｒａｉｎ ）構造のＭＯ８型トランジスタによれば
ｐ型のウェル領域は高濃度の不純物拡散層７には接する
が低濃度の不純物拡散層５とは接しない構造となる。な
お、実施例ではｐ型シリコン基板でのｎ−ｃｈトランジ
スタについて説明したがｎ型シリコン基板でのｐ−ｃｈ
トランジスタについても本発明が適用できるのは言うま
でもない。
発明の効果
本発明のＭＯＳ型トランジスタによれば、サイドウオー
ル下の低濃度の不純物拡散層がウェル領域よりも低不純
物濃度の半導体基板中に形成されるため空乏層がより大
きく拡がって電界がより小さくなり、ホットキャリアの
発生を抑制することができる。
ル下の低濃度の不純物拡散層がウェル領域よりも低不純
物濃度の半導体基板中に形成されるため空乏層がより大
きく拡がって電界がより小さくなり、ホットキャリアの
発生を抑制することができる。
また、寄生バイポーラトランジスタによるバイポーラ電
流は、不純物濃度が高く、低抵抗のウェル領域中を流れ
るため、電位の変動を抑えラッチアップの発生を抑える
ことができる。この結果、デバイスの信頼性を向上させ
ることができる。
流は、不純物濃度が高く、低抵抗のウェル領域中を流れ
るため、電位の変動を抑えラッチアップの発生を抑える
ことができる。この結果、デバイスの信頼性を向上させ
ることができる。
第１図は本発明のＭＯ８型トランジスタの一実施例を示
す断面図、第２図は従来のＭＯＳ型トランジスタの断面
図である。 １．１１・・・・・・シリコン基板、２，１２・・・・
・・ウェル領域、３，１３・・・・・・ゲート酸化膜、
４，１４・・・・・・ゲート電極、５，１５・・・・・
・低濃度の不純物拡散層、６，１６・・・・・・サイド
ウオール、７，１７・・・・・・高濃度の不純物拡散層
。
す断面図、第２図は従来のＭＯＳ型トランジスタの断面
図である。 １．１１・・・・・・シリコン基板、２，１２・・・・
・・ウェル領域、３，１３・・・・・・ゲート酸化膜、
４，１４・・・・・・ゲート電極、５，１５・・・・・
・低濃度の不純物拡散層、６，１６・・・・・・サイド
ウオール、７，１７・・・・・・高濃度の不純物拡散層
。
Claims (1)
- 一導電形半導体基板の表面にゲート絶縁膜とゲート電極
が順次形成され、同ゲート絶縁膜とゲート電極の側壁に
絶縁膜によるサイドウォールが形成され、同サイドウォ
ールの下の前記半導体基板中に半導体基板と逆導電形の
第１の不純物拡散層が形成され、同第１の不純物拡散層
と同一導電形で、これよりも高濃度な第２の不純物拡散
層が前記第１の不純物拡散層に接して形成され、前記第
２の不純物拡散層の下に前記半導体基板と同一導電形の
ウェル領域が形成されたことを特徴とするＭＯＳ型トラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18294789A JPH0346372A (ja) | 1989-07-14 | 1989-07-14 | Ｍｏｓ型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18294789A JPH0346372A (ja) | 1989-07-14 | 1989-07-14 | Ｍｏｓ型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0346372A true JPH0346372A (ja) | 1991-02-27 |
Family
ID=16127142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18294789A Pending JPH0346372A (ja) | 1989-07-14 | 1989-07-14 | Ｍｏｓ型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0346372A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6278162B1 (en) * | 1993-06-30 | 2001-08-21 | Integrated Device Technology, Inc. | ESD protection for LDD devices |
-
1989
- 1989-07-14 JP JP18294789A patent/JPH0346372A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6278162B1 (en) * | 1993-06-30 | 2001-08-21 | Integrated Device Technology, Inc. | ESD protection for LDD devices |
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