JPH02237133A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH02237133A JPH02237133A JP1058819A JP5881989A JPH02237133A JP H02237133 A JPH02237133 A JP H02237133A JP 1058819 A JP1058819 A JP 1058819A JP 5881989 A JP5881989 A JP 5881989A JP H02237133 A JPH02237133 A JP H02237133A
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- JP
- Japan
- Prior art keywords
- semiconductor substrate
- layer
- forming
- region
- mask
- Prior art date
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、同一・チップ内で素子の用途に応１じエピタ
キシャル層厚を変えた構造をもつ半導体装置の製造方法
に関するものである。
キシャル層厚を変えた構造をもつ半導体装置の製造方法
に関するものである。
（口）従来の技術
従来、高耐圧素子と低耐圧素子とを一つの半導体基板に
形成する場合、高耐圧素子形成部のエピタキシャル層は
その特性を満たすため耐圧に応じて厚膜化する必要があ
り、低耐圧素子の高速化等の妨げとなっていた。そのた
め、高耐圧素子形成郎のみに厚いエビタキンヤル層を形
成する方法として高耐圧素子形成部下の半導体基板をエ
ッチングする方法が用いられ、−例としてエッチングさ
れた半導体基板の開口部にエピタキシャル層を成長させ
、その後全面にエピタキシャル暦を成長させることによ
り膜厚の異なるエピタキシャル層を形成するようにして
いた。
形成する場合、高耐圧素子形成部のエピタキシャル層は
その特性を満たすため耐圧に応じて厚膜化する必要があ
り、低耐圧素子の高速化等の妨げとなっていた。そのた
め、高耐圧素子形成郎のみに厚いエビタキンヤル層を形
成する方法として高耐圧素子形成部下の半導体基板をエ
ッチングする方法が用いられ、−例としてエッチングさ
れた半導体基板の開口部にエピタキシャル層を成長させ
、その後全面にエピタキシャル暦を成長させることによ
り膜厚の異なるエピタキシャル層を形成するようにして
いた。
（ハ）発明が解決しようとする課ヱ
上述のように膜厚の異なるエピタキシャル層を形成する
ために、半導体基板をエッチングし、その開口部の表面
に高濃度不純物層を形成した後開口部にエピタキシャル
層を成長さけて開口部を埋め、更に低耐圧素子形成郎下
の高濃度不純物石を形成した後エピタキシャル層を成長
させる方法は、工程が複誰である。
ために、半導体基板をエッチングし、その開口部の表面
に高濃度不純物層を形成した後開口部にエピタキシャル
層を成長さけて開口部を埋め、更に低耐圧素子形成郎下
の高濃度不純物石を形成した後エピタキシャル層を成長
させる方法は、工程が複誰である。
また、半導体基板をエッチングした後、高耐圧素子形成
部下と低耐圧素子形成部下の両方に高濃度不純物層を形
成しておき、その上にエピタキシャル層を成長さ仕た後
エピタキシャル層表面を平坦化して膜厚の異なるエピタ
キシャル層を形成する方法もあるか、半導体基板にエッ
チング部分の段差があることから、高ａＫ不純物層を選
択的に形成するためのフォトリソグラフィー工程でフォ
トレジストを均一に塗布することが難しく、またフォト
レジストを基板表面に均一に塗布できたとしても数十ミ
クロンもの段差を有する基板表面を正確に露光すること
は困難である。
部下と低耐圧素子形成部下の両方に高濃度不純物層を形
成しておき、その上にエピタキシャル層を成長さ仕た後
エピタキシャル層表面を平坦化して膜厚の異なるエピタ
キシャル層を形成する方法もあるか、半導体基板にエッ
チング部分の段差があることから、高ａＫ不純物層を選
択的に形成するためのフォトリソグラフィー工程でフォ
トレジストを均一に塗布することが難しく、またフォト
レジストを基板表面に均一に塗布できたとしても数十ミ
クロンもの段差を有する基板表面を正確に露光すること
は困難である。
（二）課題を解決するための手段および作用この発明は
、一導電型の半導体基板上に膜厚の異なるエビタキンヤ
ル層を形成してなる半導体装置の製造方法において、 上記半導体基板上にシリコン酸化膜を形成し、高濃度不
純物層が形成される領域上の該シリコン酸化膜を除去す
る工程と、 上記半導体基板と残存する上記シリコン酸化膜を覆って
シリコン窒化膜を形成し、厚いエピタキシャル層を形成
する領域上の該シリコン窒化膜を除去し、残存する上記
シリコン窒化膜をマスクとして上記半導体基板をエッチ
ングして開口部を形成する工程と、 上記シリコン窒化膜を除去した後、上記残存するシリコ
ン酸化膜をマスクとして上記開口部を含む半導体基坂上
に高濃度不純物層を形成する工程と、 上記残存するシリコン酸化膜を除去した後、上記半導体
基板上にエビクキシャル層を成長させ、該エピタキシャ
ル層表面を平坦化処理することによって膜厚の異なるエ
ピタキシャル層を形成する工陛とからなることを特徴と
する半導体装置の製造方法を提供するものである。
、一導電型の半導体基板上に膜厚の異なるエビタキンヤ
ル層を形成してなる半導体装置の製造方法において、 上記半導体基板上にシリコン酸化膜を形成し、高濃度不
純物層が形成される領域上の該シリコン酸化膜を除去す
る工程と、 上記半導体基板と残存する上記シリコン酸化膜を覆って
シリコン窒化膜を形成し、厚いエピタキシャル層を形成
する領域上の該シリコン窒化膜を除去し、残存する上記
シリコン窒化膜をマスクとして上記半導体基板をエッチ
ングして開口部を形成する工程と、 上記シリコン窒化膜を除去した後、上記残存するシリコ
ン酸化膜をマスクとして上記開口部を含む半導体基坂上
に高濃度不純物層を形成する工程と、 上記残存するシリコン酸化膜を除去した後、上記半導体
基板上にエビクキシャル層を成長させ、該エピタキシャ
ル層表面を平坦化処理することによって膜厚の異なるエ
ピタキシャル層を形成する工陛とからなることを特徴と
する半導体装置の製造方法を提供するものである。
すなわち、この発明は、半導体基板を選択的にエッチン
グして開口部を形成すると共に、少なくともその開口部
に高ａ度の不純物層を形成するに際して、高濃度不純物
層形成用のマスクを形成した後、さらにこのマスクを直
下に含む開口部形成用のマスクを形成し、それによって
半導体基板上に膜厚の異なるエピタキシャル層を形成す
るようにしたので、開口部形成後にそのマスクを除去す
るだけで高濃度不純物層をイオン注入等の方法にて簡単
に形成できるととらに、高濃度不純物層を選択的に形成
するためのべターニングを半導体基板のエッチング後に
おこなう必要はなくなる。
グして開口部を形成すると共に、少なくともその開口部
に高ａ度の不純物層を形成するに際して、高濃度不純物
層形成用のマスクを形成した後、さらにこのマスクを直
下に含む開口部形成用のマスクを形成し、それによって
半導体基板上に膜厚の異なるエピタキシャル層を形成す
るようにしたので、開口部形成後にそのマスクを除去す
るだけで高濃度不純物層をイオン注入等の方法にて簡単
に形成できるととらに、高濃度不純物層を選択的に形成
するためのべターニングを半導体基板のエッチング後に
おこなう必要はなくなる。
（ホ）実施例
以下図に示す実施例に基づいて、この発明を詳述する。
なお、これによってこの発明は限定を受けるものではな
い。
い。
第２図において、半導体装置は、厚いエピタキシャル暦
３ａを何する高耐圧素子領域（以下、第１領域という）
Ｆに逆台形状の開口部１ａを有し、第１領域以外の表面
に平坦部１ｂを有するＰ型シリコン基板ｌと、開口部１
ａに沿って配設されたＮ゜埋込み層２ａと、平坦部ｌｂ
上の浅いエピタキシャル層３ｂを有する低耐圧素子領域
（以下、第２領域という）Ｓに選択的に配設されたＮ゛
埋込み層２ｂと、基板ｌ上に開口部１ａのＮ゛埋込み層
２ａを介して配設されたエピタキシャル層３λと、平坦
部１ｂのＮ゜埋込み層２ｂを介して配設され、エピタキ
シャル層３ａよりも浅い層厚のエピタキシャル層３ｂと
、第１領域Ｆ上に配設された高耐圧素子郎２０と、第２
領域Ｓ上に配設された低耐圧素子部２１とから主として
なる。
３ａを何する高耐圧素子領域（以下、第１領域という）
Ｆに逆台形状の開口部１ａを有し、第１領域以外の表面
に平坦部１ｂを有するＰ型シリコン基板ｌと、開口部１
ａに沿って配設されたＮ゜埋込み層２ａと、平坦部ｌｂ
上の浅いエピタキシャル層３ｂを有する低耐圧素子領域
（以下、第２領域という）Ｓに選択的に配設されたＮ゛
埋込み層２ｂと、基板ｌ上に開口部１ａのＮ゛埋込み層
２ａを介して配設されたエピタキシャル層３λと、平坦
部１ｂのＮ゜埋込み層２ｂを介して配設され、エピタキ
シャル層３ａよりも浅い層厚のエピタキシャル層３ｂと
、第１領域Ｆ上に配設された高耐圧素子郎２０と、第２
領域Ｓ上に配設された低耐圧素子部２１とから主として
なる。
更に、両素子部２０および２ｌは、それぞれエピタキシ
ャル層３ａおよび３ｂ表面にＰ−ウエル層６とＮ−ウエ
ル層７を育し、これらウエル層上に絶縁膜を介して多結
晶シリコンからなるゲート電極８を有する。また、９は
Ｎ゜ソース／ドレイン暦、ＩＯはＰ゜ソース／ドレイン
層であり、第１および第２＠域間におけるエピタキシャ
ル層３ｂを貫通してＰ゛アイソレーション／！！４を有
する。
ャル層３ａおよび３ｂ表面にＰ−ウエル層６とＮ−ウエ
ル層７を育し、これらウエル層上に絶縁膜を介して多結
晶シリコンからなるゲート電極８を有する。また、９は
Ｎ゜ソース／ドレイン暦、ＩＯはＰ゜ソース／ドレイン
層であり、第１および第２＠域間におけるエピタキシャ
ル層３ｂを貫通してＰ゛アイソレーション／！！４を有
する。
そして、１１は眉間絶縁膜であり、ｌ２は電極メタルで
、この電極メタルｌ２と開口部１ａのＮ゛埋込み層２ｆ
ＬはＮ゜ドレイン層５を介して結合される。
、この電極メタルｌ２と開口部１ａのＮ゛埋込み層２ｆ
ＬはＮ゜ドレイン層５を介して結合される。
以下、第１図を用いて製造方法について説明する。
まず、第１図（ａ）に示すように、シリコン基板ｌ上に
、その表面を酸化して全面にシリコン酸化膜ｌ６、フォ
トレジスト膜（図示せず）を積層した後、所定パターン
を有するマスク（図示せず）を用いて、第１領域Ｆと第
２領域Ｓとの間および第２領域内の所定領域の酸化膜＋
６ａ、フォトレノスト膜のみを残存するように酸化膜ｌ
６をエッチングし、更に残存するフォトレジスト膜を除
去し、第１領域と第２領域の間および第２領域内所定領
域に酸化膜１６ａを有する基板１を作成する。
、その表面を酸化して全面にシリコン酸化膜ｌ６、フォ
トレジスト膜（図示せず）を積層した後、所定パターン
を有するマスク（図示せず）を用いて、第１領域Ｆと第
２領域Ｓとの間および第２領域内の所定領域の酸化膜＋
６ａ、フォトレノスト膜のみを残存するように酸化膜ｌ
６をエッチングし、更に残存するフォトレジスト膜を除
去し、第１領域と第２領域の間および第２領域内所定領
域に酸化膜１６ａを有する基板１を作成する。
次に、第１図（ｂ）に示すように、基板１の全面にシリ
コン窒化［１７、フォトレジスト＠ｌ８を積層した後、
所定パターンを有するマスクを用いて、第１領域Ｆ上の
フォトレジスト膜を除去し、これをマスクとしてシリコ
ン窒化膜をエッチングする［第１図（ｃ）参照〕。更に
残存するフォトレジスト膜１８ａを除去し、第１領域Ｆ
以外に窒化膜１７ａを有する基板ｌを作成する。続いて
、シリコン冨化膜１７ａをマスクとして、基板１をＫＯ
Ｈ等により異方性エッヂングを行い、第１領域に２０μ
程度の深さの逆台形状の開口部１ａを有ずる基板ｌを作
成する［第！図（ｄ）参照］。その後、シリコン窒化膜
１７ａを除去し、残存する酸化膜１６ユをマスクとして
、イオン注入を行って、第１１域および第２領域内所定
領域にそれぞれＮ０埋込み層２２Ｌおよび２ｂを有する
基板ｌを作成する［第１図（ｅ）参照］。そして、シリ
コン酸化膜１６ａを除去し、エピタキシャル成長さ仕て
エピタキシャル層３を形成し、エピタキシャル層３の表
面を研磨し平坦化して表面が平坦化した基ｉｔを作成す
る〔第１図（「）参照コ。次いで、常法により第２図に
示すように第１領域および第２領域上にそれぞれエピタ
キシャル層３ａおよび３ｂを介して高耐圧素子２０と低
耐圧素子２１をそれぞれ形成する。
コン窒化［１７、フォトレジスト＠ｌ８を積層した後、
所定パターンを有するマスクを用いて、第１領域Ｆ上の
フォトレジスト膜を除去し、これをマスクとしてシリコ
ン窒化膜をエッチングする［第１図（ｃ）参照〕。更に
残存するフォトレジスト膜１８ａを除去し、第１領域Ｆ
以外に窒化膜１７ａを有する基板ｌを作成する。続いて
、シリコン冨化膜１７ａをマスクとして、基板１をＫＯ
Ｈ等により異方性エッヂングを行い、第１領域に２０μ
程度の深さの逆台形状の開口部１ａを有ずる基板ｌを作
成する［第！図（ｄ）参照］。その後、シリコン窒化膜
１７ａを除去し、残存する酸化膜１６ユをマスクとして
、イオン注入を行って、第１１域および第２領域内所定
領域にそれぞれＮ０埋込み層２２Ｌおよび２ｂを有する
基板ｌを作成する［第１図（ｅ）参照］。そして、シリ
コン酸化膜１６ａを除去し、エピタキシャル成長さ仕て
エピタキシャル層３を形成し、エピタキシャル層３の表
面を研磨し平坦化して表面が平坦化した基ｉｔを作成す
る〔第１図（「）参照コ。次いで、常法により第２図に
示すように第１領域および第２領域上にそれぞれエピタ
キシャル層３ａおよび３ｂを介して高耐圧素子２０と低
耐圧素子２１をそれぞれ形成する。
以後、周知の技術により第２図に示す素子構造を得る。
このようにして、高耐圧素子部２０をエビタキノヤル層
厚の深い第Ｉ領域Ｆ上に形成できるととらに、低耐圧素
子郎２ｌをエピタキシャル層厚の浅い第２領域Ｓ上に形
成できる。
厚の深い第Ｉ領域Ｆ上に形成できるととらに、低耐圧素
子郎２ｌをエピタキシャル層厚の浅い第２領域Ｓ上に形
成できる。
このように本実施例では、シリコン基板ｌを選択的にエ
ッチングして開口部１ａを形成する府に、シリコン酸化
ｆｆｌｌ６のバターニングを行うとともに、バターニン
グされたシリコン酸化膜ｔ６ａを覆ってシリコン窒化膜
ｌ７を堆積し、続いてシリコン窒化膜１７をパターニン
グしてこれをマスクに基板ｌを異方性エッチングするよ
うにしたので、基板のエッチング後にＮ゜埋込み層を選
択的に形成するフォト工程の必要はなくなり、酸化膜１
６ａをマスクにしてＮ゜埋込み層の形成をイオン注入等
の方法にて簡単に行うことができ、エッチング後に基板
表面をバクーニングする上記フォト工程を省略できる。
ッチングして開口部１ａを形成する府に、シリコン酸化
ｆｆｌｌ６のバターニングを行うとともに、バターニン
グされたシリコン酸化膜ｔ６ａを覆ってシリコン窒化膜
ｌ７を堆積し、続いてシリコン窒化膜１７をパターニン
グしてこれをマスクに基板ｌを異方性エッチングするよ
うにしたので、基板のエッチング後にＮ゜埋込み層を選
択的に形成するフォト工程の必要はなくなり、酸化膜１
６ａをマスクにしてＮ゜埋込み層の形成をイオン注入等
の方法にて簡単に行うことができ、エッチング後に基板
表面をバクーニングする上記フォト工程を省略できる。
第３図は高耐圧素子部、低耐圧素子部の構造が異なる装
置を示す。
置を示す。
第３図において、１３はＮＰＮ トランジスタの外部ベ
ース層、ｌ４はその内部ベース層、１５はエミブタ層で
あり、上記実施例で得られた素子と同様に、高耐圧素子
部２０ａはエピタキシャル層厚の厚いＦＪ３ａの上方に
、低耐圧素子郎２＋ａは薄い層３ｂの上方にそれぞれ配
設されている。
ース層、ｌ４はその内部ベース層、１５はエミブタ層で
あり、上記実施例で得られた素子と同様に、高耐圧素子
部２０ａはエピタキシャル層厚の厚いＦＪ３ａの上方に
、低耐圧素子郎２＋ａは薄い層３ｂの上方にそれぞれ配
設されている。
（へ）発明の効果
この発明によれば半導体ｉＩｆｆを選択的にエッチング
して開口部を形成すると共に、少なくともその開口部に
高濃度の不純物層を形成するに際して、高濃度不純物層
形成用のマスクを形成した後、さらに、このマスクを直
下に含む開口部形成用のマスクを形成し、それによって
半導体基板上に膜厚の異なるエピタキシャル層を形成す
るようにしたので、開口部形成後にそのマスクを除去す
るだけで高浪度不純物層をイオン注入等の方法にて簡単
に形成できるとともに、高濃度不純物層形成用のマスク
を半導体基板のエッチング後にフォトリソグラフィ工程
で形成する必要はなくなり、工程を簡略化できるととも
に、信頼性を向上できる効果がある。
して開口部を形成すると共に、少なくともその開口部に
高濃度の不純物層を形成するに際して、高濃度不純物層
形成用のマスクを形成した後、さらに、このマスクを直
下に含む開口部形成用のマスクを形成し、それによって
半導体基板上に膜厚の異なるエピタキシャル層を形成す
るようにしたので、開口部形成後にそのマスクを除去す
るだけで高浪度不純物層をイオン注入等の方法にて簡単
に形成できるとともに、高濃度不純物層形成用のマスク
を半導体基板のエッチング後にフォトリソグラフィ工程
で形成する必要はなくなり、工程を簡略化できるととも
に、信頼性を向上できる効果がある。
第１図はこの発明の一実施例を示す製造工程説明図、第
２図および第３図は上記実施例により得られた素子の構
成説明図である。 ２ １ ． ＆・・・・・・低耐圧素子郎、 Ｆ・・・・・・第１領域、Ｓ・・・・・・第２領域。 ・・・・・・Ｐ型半導体基板、 ａ・・・・・・開口部、１ｂ・・・・・・基板の表面平
坦部、λ，２ｂ・・・・・・Ｎ゛埋込み層、
２図および第３図は上記実施例により得られた素子の構
成説明図である。 ２ １ ． ＆・・・・・・低耐圧素子郎、 Ｆ・・・・・・第１領域、Ｓ・・・・・・第２領域。 ・・・・・・Ｐ型半導体基板、 ａ・・・・・・開口部、１ｂ・・・・・・基板の表面平
坦部、λ，２ｂ・・・・・・Ｎ゛埋込み層、
Claims (1)
- 【特許請求の範囲】 １、一導電型の半導体基板上に膜厚の異なるエピタキシ
ャル層を形成してなる半導体装置の製造方法において、 上記半導体基板上にシリコン酸化膜を形成し、高濃度不
純物層が形成される領域上の該シリコン酸化膜を除去す
る工程と、 上記半導体基板と残存する上記シリコン酸化膜を覆って
シリコン窒化膜を形成し、厚いエピタキシャル層を形成
する領域上の該シリコン窒化膜を除去し、残存する上記
シリコン窒化膜をマスクとして上記半導体基板をエッチ
ングして開口部を形成する工程と、 上記シリコン窒化膜を除去した後、上記残存するシリコ
ン酸化膜をマスクとして上記開口部を含む半導体基板上
に高濃度不純物層を形成する工程と、 上記残存するシリコン酸化膜を除去した後、上記半導体
基板上にエピタキシャル層を成長させ、該エピタキシャ
ル層表面を平坦化処理することによって膜厚の異なるエ
ピタキシャル層を形成する工程とからなることを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058819A JPH02237133A (ja) | 1989-03-10 | 1989-03-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1058819A JPH02237133A (ja) | 1989-03-10 | 1989-03-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02237133A true JPH02237133A (ja) | 1990-09-19 |
Family
ID=13095233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1058819A Pending JPH02237133A (ja) | 1989-03-10 | 1989-03-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02237133A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012243784A (ja) * | 2011-05-16 | 2012-12-10 | Lapis Semiconductor Co Ltd | 半導体装置及びその製造方法 |
-
1989
- 1989-03-10 JP JP1058819A patent/JPH02237133A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012243784A (ja) * | 2011-05-16 | 2012-12-10 | Lapis Semiconductor Co Ltd | 半導体装置及びその製造方法 |
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