JPH02237224A - パラレル―シリアル変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は信号の伝搬遅延時間が極めて小さなＥＣＬ　（
ＥＭＩＴＴＥＲ　　ＣＯＵＰＬＥＤ　　ＬＯＧＩＣ）を
用いて、パラレルデータを高速にシリアルデータヘ変換
するためパラレル−シリアル変換回路に関するものであ
る。

（従来の技術） 近年においては複数ビットで成るパラレルデータを高速
にシリアルデータヘ変換するために、信号の伝搬遅延時
間が極めて小さいＥＣＬ形の回路形式による論理ゲート
を用いたパラレル−シリアル変換回路が提案されている
。

このような従来のパラレル−シリアル変換回路は、例え
ばＴＴＬ（ＴＲＡＮＳＩＳＴＯＲ　　ＴＲＡＮＳＩＳＴ
ＯＲ　　ＬＯＧＩＣ）形の論理レベルで成る１６ビット
のパラレルデータをＥＣＬ形の論理レベルに変換した後
に、ＥＣＬ形の回路形式による論理ゲートを用いて、こ
の１６ビットのパラレルデータをシリアルデータに変換
するようにしている。

このような従来のパラレメーシリアル変換回路を第８図
を参照して具体的に説明する。

第８図の従来例は、ＴＴＬ形の論理ゲートの回路形式を
用いて生成された１６ビットのパラレルデータＰＤ　（
ＰＤＯ、ＰＤＩ，ＰＤ２、・・・　ＰＤ１５）をＥＣＬ
形の論理ゲートの回路形式を用いてシリアルデータに変
換する場合を示している。

まず、１６ビットのパラレルデータＰＤのうち、４ビッ
トのパラレルデータが順次変換回路１０１，１０’３，
１０５，１０７へ入力される。各変換回路１０１，〜　
１０７は入力したＴＴＬ形の論理レベルの４ビットパラ
レルデータをＥＣＬ形の論理レベルの４ビットパラレル
データに変換する。

続いてＥＣＬの論理ゲートの回路形式を用いて構成され
たシフトレジスタ１１１，１１３，１１５，１１７がそ
れぞれ入力した４ビットパラレルデタを高速にシリアル
データに変換する。

（発明が解決しようとする課題） ところでＥＣＬ形の論理ゲートは、信号の伝搬遅延時間
が極めて小さく高速に動作できる反面、消費電力が大き
く、また高価であるという欠点を有する。

従って、前述した如く１６ビットのパラレルデータをシ
リアルデータに変換するためには、ＥＣＬ形の論理ゲー
トを多数用いる必要があり、全体として消費電力が大き
くなりコストも増大するという問題点を有していた。

本発明は上記課題に鑑みてなされたもので、消費電力の
低減及びコストの軽減を図り、且つ高速にパラレルデー
タをシリアルデータに変換することのできるパラレル−
シリアル変換回路を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 上記目的を達成するための本発明が提供するパラレル−
シリアル変換回路は、ＴＴＬ形の論理回路によって構成
され、複数ビットのパラレルデタをこれより少ないビッ
ト数の複数ビットパラレルデータに変換する第１の変換
手段と、この第１の変換手段から出力されるＴＴＬ形の
パラレルデータをＥＣＬ形のパラレルデータに変換する
第２の変換手段と、ＥＣＬ形の論理回路において構成さ
れ、前記第２の変換手段から出力されるパラレルデータ
をシリアルデータに変換する第３の変換手段とを有して
構成した。

（作用） 本発明は複数ビットのパラレルデータをシリアルデータ
に変換するに際して、まずＴＴＬ形の論理レベルの複数
ビットのパラレルデータをこれより少ないビット数の複
数ビットパラレルデータに変換する。次に、このＴＴＬ
形の論理レベルの複数ビットパラレルデータをＥＣＬ形
の論理レベルのパラレルデータに変換する。続いてこの
ＥＣＬ形の論理レベルのパラレルデータをＥＣＬ形の論
理レベルのシリアルデータヘ高速に変換する。

従って、ＥＣＬ形の論理ゲートを少なくすることができ
る。これにより処理速度を損なうことなく、消費電力が
低減されるとともに、コストの軽減を図ることができる
。

（実施例） 以下図面を参照して本発明に係る一実施例を詳細に説明
する。

まず、第１図を参照して本発明が適用される情報処理装
置としての画像情報記憶検索装置の全体的な構成を説明
する。

イメージスキャナ装置１は、ＣＣＤイメージセンサなど
によって構成される読取部を有しており、写真や文書な
どの原稿に記載された内容を画像データとして読取る。

このイメージスキャナ装Ｗ１は、読取る原稿の原稿サイ
ズ、原稿濃度、読取り密度などのパラメータを設定する
ための操作部３と、これらの設定されたパラメータなど
を記憶するための図示しないメモリと、このイメージス
キャナ装置１全体の制御を行なうための図示しないＣＰ
Ｕと、設定条件などの入力情報や処理時間を表示するた
めの表示部５と、図示しない原稿載置台に載置された原
稿を連続的に読取部へ搬送して原稿の読取りを行なうた
めの自動給紙機構（ＡＤＦ）７のそれぞれを備えてる。

またイメージスキャナ装置１はパラレルデータをシリア
ルデータに変換するためのパラレル−シリアル変換回路
を有しており、読取ったパラレルデータて成る画像デー
タをシリアルデータに変換して後述するＣＯＤＥＣ９５
へ送出する。

制御部（ＣＰＵ）１１には、システムバス２ｏを介して
ＤＭＡ１Ｂ、メインメモリ５１、バッファメモリ５３ａ
１ページメモリ５３ｂ１コード／イメージ変換部７１、
表示メモリ７３、Ｉ　ＰＵ９０およびＣＯＤＥＣ９５な
どのそれぞれが接続されている。

また制御部１１には、画像情報伝送用のイメージバス４
０を介してバッファメモリ５３ａ１ページメモリ５３ｂ
１コード／イメージ変換部７１、表示メモリ７３、ＩＰ
Ｕ９０お．Ｊｌ．びＣＯＤＥＣ９５などのそれぞれが接
続されている。

この制御部１１はシステムバス２０もしくはイメージバ
ス４０を介して情報処理装置の全体的な動作およびデー
タの流れを制御する。

また、この制御部１１にはインタフェース回路１１ａを
介してキーボード１０１、マウス１０３が接続されてい
る。このキーボード１０１とマウス１０３とでデータ入
力装置１００を構成しており、例えばワープロ機能を用
いて文書作成を行なう際に文字情報を入力し、あるいは
検索および画像処理を行なう際にディスプレイ装置７７
の表示画面上に表示されるカーソルの移動や各種機能の
切換えを行なうための検索情報や各種コマンテド情報お
よび配列形式などを入力する。

ＤＭＡ（ＤＩＲＥＣＴ　　ＭＥＭＯＲＹ　　ＡＣＣＥＳ
Ｓ）１３は、インタフェース回路１３ａを介して磁気デ
ィスク装置３１および光ディスク装置３３から形成され
る記憶装置３０と接続されており、制御部１１の動作に
関係なく例えばバッファメモリ５３ａと記憶装置３０と
の間のデータの転送をインタフェース回路１３ａを介し
て行う。

磁気ディスク装置３１は、多数の画像情報の中から所望
する画像情報を特定するための情報等の検索情報を記憶
する。

光ディスク装置３３は、上記多数の画像情報とこの個々
の画像情報に対応した検索情報等を記憶する。

メインメモリ５１は前述した制御部１１の動作プログラ
ムなどを記憶する。

バッファメモリ５３ａは、例えば１２８キロバイトの記
憶容量を有しており、ＣＯＤＥＣ９５で冗長度を圧縮処
理されたコードデータを順次記憶する。また、バッファ
メモリ５３ａには記憶したデータ量を計数するためのカ
ウンタを備えており、このカウンタの計数値に基づいて
記憶したデータ量が例えば記憶容量の半分以上に達した
時、すなわち６４キロバイト以上のコードデータを記憶
した時に、この６４キロバイトのデータをワード単位で
システムバス２０およびインタフェース回路１３ａを介
して光ディスク装置３３へ送出する。

ページメモリ５３ｂは、例えばＡ４サイズの原稿で数１
０ページ分に対応し得る記憶容量を有しており、前記イ
メージスキャナ装置１から入力された画像情報もしくは
光ディスク装置３３から検索された画像情報などを一時
的に記憶する。

コード／イメージ変換部７１は、例えばキーボード１０
１から入力された文字コードデータをイメージデータに
変換して表示メモリ７３へ出力する。またコード／イメ
ージ変換部７１は、必要に応じて逆変換、すなわちイメ
ージデータを文字コードデータへ変換することによって
表示画面上のイメージデータ化された文字の修正などを
行なう。

表示メモリ７３は、画像情報を一時的に記憶するための
メモリであり、ディスプレイ装置７７においてページメ
モリ５３ｂからの画像情報に基づいて画像を表示する際
に、この画像情報を一時的に記憶する。

表示制御部７５は、ディスプレイ装置７７などの駆動制
御を行ない、表示メモリ７３に記憶された画像情報の表
示に関する制御を行なう。

ＣＯＤＥＣ９５は、符号化／復合化回路部であって、画
像情報の圧縮処理すなわち冗長度を少なくすることによ
って、登録時に使用する光ディスクなどの記憶媒体の記
憶領域の節減を図ることができる。またＣＯＤＥＣ９５
は、この圧縮処理された画像情報の伸長処理、すなわち
少なくされた冗長度を元に戻すことにより元の画像情報
とじて出力する。

このＣＯＤＥＣ９５にはＩＰＵ　（ＩＭＡＧＥＰＲＯＣ
ＥＳＳ　ＩＮＧ　　ＵＮＩＴ）９０が接続されている。

このＩ　ＰＵ９０は、画像情報の拡大および縮小を行な
う拡大縮小部９１と画像情報の回転を行なう縦横変換部
９３とを内蔵している。

また拡大縮小部９１はイメージスキャナ装置１によって
読取られた画像情報を直接縮小処理するための縮小処理
手段を有している。この縮小処理手段は積和演算回路を
内蔵し、黒のビット又は白のビットがＸ軸方向とＹ軸方
向とに格子状に配列された所定のビット数で成る被縮小
データ毎に縮小処理を実行する。すなわち被縮小データ
毎に縮小処理の重み演算を行なうためのポイントビット
を設定する。次にポイントビットの値を″１”として、
このポイントビットの値“１”と、ポイントビットに対
して周囲に存在する黒のビットまでの距離の逆数とのそ
れぞれの積を演算し、更にこれらの積の総和を前記積和
演算回路で演算するようにしている。この積和演算回路
で演算された値は比較回路で所定の基準値と比較される
。この比較回路から前記被縮小データを縮小してなる画
素１ビットに対応する信号として出力される。

尚、このような縮小処理手段の処理を例えばメインメモ
リ５１に格納された制御プログラムに基づいて実行する
ように構成してもよい。

また縮小処理手段によって直接縮小される縮小率の値は
、メインメモリ５１等に格納された管理テーブル又はデ
ータ入力装置１００によって適宜の値に指定することが
できる。

また、インタフェース回路９５ａにはイメージスキャナ
装置１、プリンタ９などの入出力装置を接続している。

このプリンタ９は画像情報を紙などの記録媒体上に文字
などの可視情報として印字出力する装置であって、例え
ばレーザプリンタなどが用いられる。

次に本発明が適用される画像情報記憶検索装置における
多数の原稿を読取り、この原稿に記載された画像情報を
登録し、さらには検索およびプリントアウトを行なう場
合を例に、操作手順に従って説明する。

まず、読取った画像情報を登録する場合には、ディスプ
レイ装置７７の表示画面上に表示された情報処理の初期
画面の指示に従って原稿の読取りと、この読取った画像
情報の所定の光ディスク装置３３への連続した登録を行
なうためのコマンドなどをキーボード１０１から入力し
て、この画像情報記憶検索装置を「読取・登録」モード
に設定する。

次に、この画像情報記憶検索装置を構成するイメージス
キャナ装置１の原稿載置台などの所定の位置に多数の原
稿を積層して載置し、この原稿の連続読取りを行なうた
めの「自動給紙」モードに設定した後に、この原稿の原
稿サイズ、原稿濃度、読取り密度などの初期設定に係る
情報をキーボード１０１もしくはイメージスキャナ装置
１の操作部３から入力する。

さらに、イメージスキャナ装置１からの画像情報をペー
ジメモリ５３ｂへ一旦記憶した後にバツファメモリ５３
ａおよびインタフェース回路１３ａを介して光ディスク
装置３３へ転送し、この光装置ディスク３３の記憶媒体
である図示しない光ディスクへ登録し得るようにする。

次にキーボード１０１を用いて登録する原稿の表題名、
情報量および配列形式などの検索情報をディスプレイ装
置７７の画面上に表示された書式に従って入力する。

この書式は登録する原稿を特定して検索処理を容易にす
るための検索用キーの項目などを入力設定するものであ
って、イメージスキャナ装置１による原稿読取り時にお
ける記憶装置３０の残り容量などの各種情報と、前記検
索用のキー項目なとの入力用の表と、キーボード１０１
に構成されるファンクションキーを用いた入力時におけ
るこのファンクションキーの機能が表示されている。

原稿の読取りを開始すると、前記イメージスキャナ装置
１から読取られた画像情報はインタフェース回路９５ａ
を介して一旦ページメモリ５３ｂへ格納される。

続いてＣＯＤＥＣ９５で画像情報の圧縮処理が行なわれ
た後に、バッファメモリ５３ａおよびインタフェース回
路１３ａを介して検索情報が磁気ディスク装置３１へ登
録されるとともに、検索情報および画像情報が光ディス
ク装置３３へ登録される。

光ディスク装置３３に登録された多数の画像情報の中か
ら特定の画像情報を検索し、この検索した画像情報をプ
リントアウト若しくはディスプレイ装置７７へ表示させ
る場合には、前述した読取り、登録の場合と同様にキー
ボード１０１を用いて検索コマンドを入力して「検索」
モードに設定する。

次にキーボード１０１を用いて所望の画像情報を特定す
るための検索情報を入力して、磁気ディスク装置３１に
記憶された多数の検索情報の中から所望の検索情報を選
択し、この選択した検索情報に基づいて光ディスク装置
３３に登録された上記所望の画像情報を検索する。

このようにして検索された画像情報は光ディスク装置３
３からインタフェース回路１３ａおよびバッファメモリ
５３ａを介してＣＯＤＥＣ９５へ与えられる。

ＣＯＤＥＣ９５では、検索した画像情報を伸長などの処
理を施して復元し、表示メモリ７３などを介してディス
プレイ装置７７へ表示する。

また、この表示された画像情報のハードコピーを行なう
ときには、キーボード１０１を用いてハードコピーを所
望する画像情報の指定と、出力枚数などを設定してプリ
ンタ９からプリントアウ１・を行なう。

次にイメージスキャナ装置１に組込まれたパラレル−シ
リアル変換回路を説明する。

まず第３図及び第４図を参照して出力パルス及びロード
パルスを生成するだめの回路構成を説明する。

所定周期Ｔ１例えば２　０　０　Ｍ　Ｈ　ｚの基準パル
スＣＬがＤタイプのフリップフロップ回路１，３，５の
各クロック入力端子へ与えられている。これらのフリッ
プフロップ回路１，３．５のそれぞれはＥＣＬ形の論理
ゲートにより構成されている。

フリップフロップ回路１の出力端子Ｑａはフリップフロ
ップ回路３，５の各入力端子Ｄと接続されている。また
フリップフロップ回路３の出力端子Ｑｄはフリップフロ
ップ回路１の入力端子Ｄと接続され、フリップフロップ
回路３からの出力パルスＰＳｄがフリップフロップ回路
１の入力端子Ｄへ与えられる。これによりフリップフロ
ップ回路３は基準パルスＣＬを１／４に分周したパルス
、すなわち５　０　Ｍ　Ｈ　ｚの出力パルスＰＳｃを出
力端子Ｑｃから出力する。

フリップフロップ回路５は、フリップフロップ回路１か
らの出力パルスＰＳａの位相を基準パルスＣＬの１周期
分たけ遅延させて出力する。このフリップフロップ回路
５の出力端子Ｑｅとフリップフロップ回路１の出力端子
Ｑａとが接続されて、いわゆるワイヤーＦＯＲ　（ＷＩ
　ＲＥＤ　　ＯＲ）が形成されている。これによりフリ
ップフロップ回路５の出力端子Ｑｅからは、第６図の真
理値表に示すようにフリップフロツプ回路１の出力端子
Ｑｂの出力と、フリップフロップ回路３の出力端子Ｑｃ
の出力とが共にＬレベルのときたけＨレベルの出力が得
られる。従って、後で詳細に説明するようにフリップフ
ロップ回路５の出力端子ＱｅからはロードバルスＰＳｅ
，すなわち基準パルスＣＬの１周期に相応するパルス幅
の負パルスを当該基準パルスＣＬの周期の４倍周期毎に
取り出すことができる。

第４図に示す回路構成は第３図に示した回路構成と同様
であり、フリップフロップ回路１１がフリップフロップ
回路１と対応し、フリップフロップ回路１５がフリップ
フロップ回路５と対応している。またフリップフロップ
回路３から出力されル５　０　Ｍ　Ｈ　ｚの出力パルス
ＰＳｃがフリップフロップ回路１１．１５の各クロック
入力端子へ与えられる。従って第４図に示す回路部は５
　０　Ｍ　Ｈ　ｚの出力ハルスＰＳｃを基準のパルスと
して、この基準のパルスを１／４に分周したパルス、す
なわち１２．５ＭＨｚの出力パルスＰＳｇをフリップフ
ロップ回路１５の出力端子Ｑｄから出力ずる。

またフリップフロップ回路１５の出カ端子Ｑｅは、フリ
ップフロツプ回路１１の出カ端子Ｑｂと接続されており
、このワイヤーＦＯＲによるロードパルスＰＳｆが出力
される。

以上に示したＥＣＬ形の論理レベルの出カバルスＰＳｃ
，ＰＳｇ及びロードパルスＰＳｆは第５図に示す変換回
路１７によってＴＴＬ形の論理レベルに変換される。す
なわち出カパルスＰＳｃ，ＰＳｇ及びロードパルスＰＳ
ｆはそれそ′れ出力パルスＰＴｃ，ＰＴｇ及びロードパ
ルスＰＴｆへ変換される。

以上の如＜　ＴＴＬ形の論理レベルに変換された出力パ
ルスＰＴｃ及びロードパルスＰＴｆは第１図に示す回路
部へ与えられる。第１図において変換回路２１ａ，２１
ｂ，２１ｃ，２１ｄのそれぞれは、ＴＴＬ形の論理ゲー
トにより構成されている。また、図示しないＴＴＬ形の
論理ゲートにより構成されたデータ出力回路から１６ビ
ットのパラレルデータＰＤ　（ＰＤＩ、ＰＤＩ、ＰＤ２
、・・・ＰＤ１５）が出力される。この１６ビットのパ
ラレルデータＰＤのうち、それそれ４ビッＩ・のパラレ
ルデータが変換回路２１ａ，２ｌｂ，２１ｃ，２１ｄへ
与えられる。これらの各変換回路２１ａ，２ｌｂ，２１
ｃ，２１ｄはそれぞれ入力した４ビットのパラレルデー
タをシリアルデータに変換する。従って、変換回路２１
ａ，２１ｂ，２コＣ及び２１ｄとは、１６ビットのパラ
レルデータＰＤを４ビットのパラレルデータＰＥＯ，Ｐ
ＥＩ，ＰＥ２，ＰＥ３に変換するための第１の変換手段
を構成する。

変換回路２３はＴＴＬ形の論理レベルの４ビットのパラ
レルデータＰＥＯ，ＰＥＩ，ＰＥ２，ＰＥ３をＥＣＬの
論理レベルの４ビットのパラレルデータＰＦＯ，ＰＦＩ
，ＰＦ２，ＰＦ３に変換するための第２の変換手段であ
る。

変換回路２５には第３図に示した基準パルスＣＬ及びロ
ードパルスＰＳｅが与えられるとともに、変換回路２３
からの４ビットのパラレルデータＰＦＯ，ＰＦＩ，ＰＦ
２，ＰＦ３が与えられている。

この変換回路２５はＥＣＬ形の論理ゲートにょり構成さ
れており、ＥＣＬ形の論理レベルの４ビットのパラレル
データＰＦＯ，ＰＦＩ，ＰＦ２，ＰＦ３をシリアルデー
タに変換するための第３の変換手段である。

次に第７図を参照して作用を説明する。

第７図（Ａ）に示すようなパルス幅ＴＯで周期Ｔ１の基
準パルスＣＬがフリップフロップ回路１，３．５の各ク
ロツク入力端子へ入力すると、各フリップフロップ回路
１，３．５はこの基準パルスＣＬの立上がりのタイミン
グで動作することになる。

具体的に説明すると、時刻ｔ１で基準パルスＣＬがＬレ
ベルからＨレベルへ立上がると、フリップフロツプ回路
１が反転して出力端子ＱａがＨレベルからＬレベルへ立
下ると同時に出力端子ＱｂがＬレベルからＨレベルに立
上がる。この出力端子Ｑａの出力パルスＰＳａがフリッ
プフロップ回路３．５の各入力端子Ｄへ与えられており
、時刻ｔ２で基準パルスＣＬがＬレベルからＨレベルへ
立上がると、フリップフロツプ回路３，５が反転する。

このフリップフロップ回路３の出力パルスＰＳｄがフリ
ップフロツプ回路１の入力端子Ｄへ与えられており、時
刻ｔ３で基準パルスＣＬがＬレベルからＨレベルに立上
がると、フリップフロップ回路１が反転する。

以下同様に、フリップフロップ回路１は基準パルスＣＬ
の周期Ｔ１の２倍の周期Ｔ２毎に反転し、第７図（Ｂ）
（Ｃ）に示す如く周期Ｔ２に相応するパルス幅のパルス
を、周期Ｔ１の４倍の周期Ｔ４毎に出力する。

またフリップフロップ回路３の出力端子Ｑｃからは、第
７図（Ｄ）に示すように出力パルスＰＳａを周期Ｔ１に
相応する時間たけ遅延させた出力パルスＰＳｃが送出さ
れる。同様にフリップフロップ回路３．５の各出力端子
Ｑｄからは第７図（Ｅ）に示すように出力パルスＰＳｂ
を周期Ｔ１に相応する時間だけ遅延させた出力パルスＰ
Ｓｄが送出される。

フリップフロップ回路５の出力端子Ｑｅと、フリップフ
ロップ回路１の出力端子Ｑｂとが接続されているので、
出力端子Ｑｅからは第７図（Ｆ）に示すように基準パル
スＣＬのパルス幅Ｔ１に相応する期間だけＬレベルとな
るロードパルスＰＳｅが周期Ｔ４毎に送出される。

第４図に示す回路部の動作も第３図と同様であり、フリ
ップフロツプ回路３からの５　０　Ｍ　Ｈ　ｚの出力パ
ルスＰＳｃがフリップフロップ回路１１，１５の各クロ
ック入力端子へ入力すると、フリップフロップ回路１５
は出力端子Ｑｄから１２．５ＭＨｚの出力パルスＰＳｇ
を送出するとともに、出力端子ＱｅからロードパルスＰ
Ｓｆを送出する。

以」二に示したＥＣＬ形の論理レベルの出力パルスＰＳ
ｃ，ＰＳｇ及びロードパルスＰＳｆは、第５図の変換回
路１７によってＴＴＬ形の論理レベルに変換された後に
第１図の回路部へ送出される。

変換回路２１ａ，２ｌｂ，２１ｃ及び２１ｄとが］６ビ
ッ１・のパラレルデータＰＤを４ビットのパラレルデー
タＰＥＯ，ＰＥＩ，ＰＥ２，ＰＥ３に変換する。続いて
変換回路２３はＴＴＬ形の論理レベルの４ビッ１〜のパ
ラレルデータＰＥＯ，ＰＥｌ，ＰＥ２，ＰＥ３をＥＣＬ
の論理レベルで成る４ビットのパラレルデータＰＦＯ，
ＰＦＩ，，ＰＦ２，ＰＦ３に変換する。次に変換回路２
５はＥＣＬの論理レベルで成る４ビットのパラレルデー
タＰＦＯ，ＰＦＩ，ＰＦ２，ＰＦ３を高速にシリアルデ
ータに変換する。

以上の如くフリップフロツブ回路１の出力端子Ｑｂと、
位相フリップフロップ回路５の出力端子Ｑｅとを接続し
て、いわゆるワイヤードＯＲを形成スルコとにより、ロ
ードパルスすなわち基準ノクルスの１周期に相応するパ
ルス幅のパルスを当該基準パルスの周期の４倍周期毎に
取り出すようにしたので、いわゆるゲート遅延等を生じ
ることなく、簡単な回路構成によりロードパルスを生成
することができる。

［発明の効果コ 以上説明してきたように、本発明によれば、最初の段階
で１６ビットのパラレルデータを４ビットのパラレルデ
ータに変換する際にはＴＴＬ形の論理レベルで処理し、
次の段階で４ビ・ソトのノくラレルデー夕をシリアルデ
ータに変換する際にはＥＣＬ形の論理レベルで高速に処
理するようにしたので、処理速度を損なうことなく消費
電力の低減及びコストの軽減を図ることができる。

【図面の簡単な説明】

第１図は本発明に係る一実施例を示した回路図、第２図
は第１図の実施例が適用される情報処理装置の構成図、
第３図は２　０　０　Ｍ　Ｈ　ｚの基準ノくルスを分周
して５　０　Ｍ　Ｈ　ｚの出力パルスとロードパルスを
生成するための回路図、第４図は５０ＭＨｚの出力パル
スを更に分周して１２．５ＭＨｚの出力パルスとロード
パルスを生成するための回路図、第５図はＥＣＬ形の論
理レベルをＴＴＬ形の論理レベルへ変換するための変換
回路図、第６図は第１図のフリツプフロツプ回路の真理
値表、第７図は第１図の各部のパルス波形図、第８図は
従来例を示した回路図である。 ２１ａ　　２ｌｂ，２１ｃ，２１ｄ・・・第１の変換回
路 ２３・・・第２の変換回路

Claims (1)

1. 【特許請求の範囲】 ＴＴＬ形の論理回路によって構成され、複数ビットのパ
   ラレルデータをこれより少ないビット数の複数ビットパ
   ラレルデータに変換する第１の変換手段と、 この第１の変換手段から出力されるＴＴＬ形のパラレル
   データをＥＣＬ形のパラレルデータに変換する第２の変
   換手段と、 ＥＣＬ形の論理回路によって構成され、前記第２の変換
   手段から出力されるパラレルデータをシリアルデータに
   変換する第３の変換手段と、を有することを特徴とする
   パラレル−シリアル変換回路。