JPH02237310A - リセツト回路 - Google Patents
リセツト回路Info
- Publication number
- JPH02237310A JPH02237310A JP5850789A JP5850789A JPH02237310A JP H02237310 A JPH02237310 A JP H02237310A JP 5850789 A JP5850789 A JP 5850789A JP 5850789 A JP5850789 A JP 5850789A JP H02237310 A JPH02237310 A JP H02237310A
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- JP
- Japan
- Prior art keywords
- reset
- time
- circuit
- signal
- input signal
- Prior art date
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- Pending
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路のリセット回路に関するもの
である。
である。
第３図および第４図はともに従来からのリセット回路を
表わした図で、図において、Ｊはリセット入力信号、３
は抵抗、４はコンデンサ、２は内部リセット信号、５は
基準クロツク信号、６はタイマ等のカウンタを利用した
遅延回路である。
表わした図で、図において、Ｊはリセット入力信号、３
は抵抗、４はコンデンサ、２は内部リセット信号、５は
基準クロツク信号、６はタイマ等のカウンタを利用した
遅延回路である。
第５図は第３図・第４図の動作のタイミング図を示した
ものである。
ものである。
次に動作について説明する。
第３図は時間待ちにＣＲ時定数を用いた従来のリセット
回路の例で、リセット入力信号１がリセット状態からリ
セット解除状態に変化すると、抵抗３とコンデンサ４に
より、リセット信号を一定時間遅延され内部リセット信
号２として出力される。
回路の例で、リセット入力信号１がリセット状態からリ
セット解除状態に変化すると、抵抗３とコンデンサ４に
より、リセット信号を一定時間遅延され内部リセット信
号２として出力される。
また、第４図はタイマ等を遅延回路に利用し、時間待ち
を発生するリセット回路で、リセット入力信号１がリセ
ット状態からリセット解除状態に変化すると、基準クロ
ツク信号５をある固定の一定数カウント１、それに要す
る時間分リセット入力信号を遅延させた後、内部リセッ
ト信号２をリセット状態からリセット解除状態に変化さ
せる。
を発生するリセット回路で、リセット入力信号１がリセ
ット状態からリセット解除状態に変化すると、基準クロ
ツク信号５をある固定の一定数カウント１、それに要す
る時間分リセット入力信号を遅延させた後、内部リセッ
ト信号２をリセット状態からリセット解除状態に変化さ
せる。
第５図はリセット入力信号１および内部リセット信号２
の波形の一例を示した図である。加はリセット入力信号
の波形、ｎは内部リセット信号、あはリセット解除信号
、墓はリセット状態、Ｉはリセット解除状態、３１はリ
セット回路の時間待ち回路における遅延時間である。そ
して遅延時間３１は従来の技術では一定時間である。
の波形の一例を示した図である。加はリセット入力信号
の波形、ｎは内部リセット信号、あはリセット解除信号
、墓はリセット状態、Ｉはリセット解除状態、３１はリ
セット回路の時間待ち回路における遅延時間である。そ
して遅延時間３１は従来の技術では一定時間である。
以上のように従来のものはリセット入力信号１が入力さ
れた後、一定時間後に内部リセット信号２が出力される
。
れた後、一定時間後に内部リセット信号２が出力される
。
従来のリセット回路は以上のように構成されていたので
、待ち時間が一定で、特に近年電源の原価低減等のため
、電源の安定までに時間のかかる電源電圧の立ち上り時
間を長く必要とする場合があり、このような場合にリセ
ット回路の待ち時間が不十分でリセット解除タイミング
が電源の安定より早く正常動作をしないことがあるとい
う問題点があった。
、待ち時間が一定で、特に近年電源の原価低減等のため
、電源の安定までに時間のかかる電源電圧の立ち上り時
間を長く必要とする場合があり、このような場合にリセ
ット回路の待ち時間が不十分でリセット解除タイミング
が電源の安定より早く正常動作をしないことがあるとい
う問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、リセット解除時の待ち時間を任意に設定でき
るリセット回路を得ることを目的とする。
たもので、リセット解除時の待ち時間を任意に設定でき
るリセット回路を得ることを目的とする。
この発明に係るリセット回路はＥＰＲＯＭやＥ Ｅ Ｉ
）ＲＯＩＶＩ等の不揮発性メモリを用い、そのデータを
変えることにより任意にリセットの遅延時間を設定でき
るようにしたものである。
）ＲＯＩＶＩ等の不揮発性メモリを用い、そのデータを
変えることにより任意にリセットの遅延時間を設定でき
るようにしたものである。
この発明のリセット回路は電源等の原価低減のためにク
ロツクの立ち上がりが遅い場合等に対して、不揮発性メ
モリに十分な時間リセットが有効なる様なデータをあら
かじめ書き込んでおくことにより、待ち時間を期待値に
設定しておいて、電源の立ち上がりが十分安定するまで
の時間待ちをすることができ、安価な電源等を使用する
ことが可能となる。又日的のシステム毎に不揮発性メモ
リの内容を設定できる事により、電源の安定時間に対す
る制約を緩和することが可能である。
ロツクの立ち上がりが遅い場合等に対して、不揮発性メ
モリに十分な時間リセットが有効なる様なデータをあら
かじめ書き込んでおくことにより、待ち時間を期待値に
設定しておいて、電源の立ち上がりが十分安定するまで
の時間待ちをすることができ、安価な電源等を使用する
ことが可能となる。又日的のシステム毎に不揮発性メモ
リの内容を設定できる事により、電源の安定時間に対す
る制約を緩和することが可能である。
以下、この発明の一実施例を図について説明する。第１
図において、７〜１０はそれぞれ値の異なる抵抗、１１
〜１４はそれぞれ値の異なるコンデンサ、１５〜ηはス
イッチとなるトランジスタ、乙は不揮発性メモリである
。
図において、７〜１０はそれぞれ値の異なる抵抗、１１
〜１４はそれぞれ値の異なるコンデンサ、１５〜ηはス
イッチとなるトランジスタ、乙は不揮発性メモリである
。
第２図において、部はタイマ等のカウンタを利用した遅
延回路、乙は不揮発性メモリである。
延回路、乙は不揮発性メモリである。
次に動作について説明する。
第１図は時間待ちにＣＲ時定数を利用したものにこの発
明を適用したものである。まず、リセット入力信号１が
リセット状態から解除状態に変化すると、不揮発性メモ
リ乙に書き込まれたデータにより、設定されたスイッチ
１５〜２２の中の少なくとも１組の特定のスイッチがオ
ン１、任意の抵抗およびコンデンサが選択され、その組
み合わせにより決定される時定数により、設定した待ち
時間だけ遅延して内部リセット信号が変化してリセット
解除状態となる。
明を適用したものである。まず、リセット入力信号１が
リセット状態から解除状態に変化すると、不揮発性メモ
リ乙に書き込まれたデータにより、設定されたスイッチ
１５〜２２の中の少なくとも１組の特定のスイッチがオ
ン１、任意の抵抗およびコンデンサが選択され、その組
み合わせにより決定される時定数により、設定した待ち
時間だけ遅延して内部リセット信号が変化してリセット
解除状態となる。
第２図は時間待ちにタイマ等を遅延回路に利用し時間待
ちを発生するリセット回路にこの発明を適用しｔこもの
である。１のリセット入力信号１がリセット状態から解
除状態へ変化すると、不揮発性メモリ器に書き込まれた
データにより、定まる任意の数だけ基準クロツクイｈ号
５をカウントし、それに要する時間分の待ち時間だけ遅
延して内部リセット信号２が変化して、リセツ１へ状態
からリセット解除状態となる。
ちを発生するリセット回路にこの発明を適用しｔこもの
である。１のリセット入力信号１がリセット状態から解
除状態へ変化すると、不揮発性メモリ器に書き込まれた
データにより、定まる任意の数だけ基準クロツクイｈ号
５をカウントし、それに要する時間分の待ち時間だけ遅
延して内部リセット信号２が変化して、リセツ１へ状態
からリセット解除状態となる。
この発明によると第５図における遅延時間が、不揮発性
メモリの内容により設定することが可能となる。
メモリの内容により設定することが可能となる。
以上のように不揮発性メモリ器に書き込むデータを変化
させることにより、待ち時間を任意に設定することがで
きるようにしたものである。
させることにより、待ち時間を任意に設定することがで
きるようにしたものである。
以上のようにこの発明によれば、不揮発性メモリで任意
の待ち時間をあらかじめ設定できる様に構成したので、
電源が安定するまでリセット時の解除を遅らせることが
可能となり、安定までに時間を要する様な安価な電源の
使用が可能となる。
の待ち時間をあらかじめ設定できる様に構成したので、
電源が安定するまでリセット時の解除を遅らせることが
可能となり、安定までに時間を要する様な安価な電源の
使用が可能となる。
さらに、この様なリセット回路をマイクロコンピュータ
に内蔵した場合も同様な効果が得られ、又、マイクロコ
ンピュータに内蔵した場合において、この発明の不揮発
性メモリ部分の内容をマイクロコンピュータ自身の命令
では書き換え不可能としておくことで、マイコンの暴走
の際に、不揮発性メモリの内容が書き変わることが防止
できる。
に内蔵した場合も同様な効果が得られ、又、マイクロコ
ンピュータに内蔵した場合において、この発明の不揮発
性メモリ部分の内容をマイクロコンピュータ自身の命令
では書き換え不可能としておくことで、マイコンの暴走
の際に、不揮発性メモリの内容が書き変わることが防止
できる。
第１図・第２図はこの発明の一実施例によるリセット時
間待ち回路の構成回路図、第３図および第４図は従来の
リセット時間待ち回路の構成回路図、第５図はリセット
入力信号および内部リセット信号の波形図である。 図において、１はリセット入力信号、２は内部リセット
信号、３，７〜１０は抵抗、４，１１〜１４はコンデン
サ、５は基準クロツク、６，２５は遅延回路、１５〜２
２はトランジスタ（スイッチ）、餡は不揮発性メモリ、
Ｕは発振回路を示す。 なお、図中、同一符号は同一 または相当部分を示す。
間待ち回路の構成回路図、第３図および第４図は従来の
リセット時間待ち回路の構成回路図、第５図はリセット
入力信号および内部リセット信号の波形図である。 図において、１はリセット入力信号、２は内部リセット
信号、３，７〜１０は抵抗、４，１１〜１４はコンデン
サ、５は基準クロツク、６，２５は遅延回路、１５〜２
２はトランジスタ（スイッチ）、餡は不揮発性メモリ、
Ｕは発振回路を示す。 なお、図中、同一符号は同一 または相当部分を示す。
Claims (1)
- １、外部もしくは内部からのリセット入力信号を入力と
し、内部リセット信号を出力とするリセット回路におい
て、不揮発性メモリを用いて、リセット解除までの時間
を任意に設定できるようにしたことを特徴とするリセッ
ト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5850789A JPH02237310A (ja) | 1989-03-10 | 1989-03-10 | リセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5850789A JPH02237310A (ja) | 1989-03-10 | 1989-03-10 | リセツト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02237310A true JPH02237310A (ja) | 1990-09-19 |
Family
ID=13086334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5850789A Pending JPH02237310A (ja) | 1989-03-10 | 1989-03-10 | リセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02237310A (ja) |
-
1989
- 1989-03-10 JP JP5850789A patent/JPH02237310A/ja active Pending
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