JPH03637B2 - - Google Patents
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- Publication number
- JPH03637B2 JPH03637B2 JP59173143A JP17314384A JPH03637B2 JP H03637 B2 JPH03637 B2 JP H03637B2 JP 59173143 A JP59173143 A JP 59173143A JP 17314384 A JP17314384 A JP 17314384A JP H03637 B2 JPH03637 B2 JP H03637B2
- Authority
- JP
- Japan
- Prior art keywords
- reset
- circuit
- detection circuit
- signal
- generates
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明はデイスプレイ制御装置用パワーオンリ
セツト回路に関する。
セツト回路に関する。
従来の技術および発明が解決しようとする問題点
レジスタ等を内蔵する制御装置においては、電
源オン時に初期設定としてパワーオンリセツトが
行われる。このパワーオンリセツトは電源オン直
後から電源電圧レベルが十分安定するまでの間で
行われ、そのため通常、電源電圧レベルが所定値
になつた後にあつて所定クロツクの計数が完了し
たときにリセツト解除が行われる。しかしなが
ら、従来デイスプレイ制御装置用のパワーオンリ
セツトにおいては、上述のクロツクとしてクロツ
ク発生回路からの比較的周期が短かいものを用い
ていたために、該クロツクを計数するカウンタの
段数が大きくなり、この結果、製造コストが高く
なるという問題点があつた。
源オン時に初期設定としてパワーオンリセツトが
行われる。このパワーオンリセツトは電源オン直
後から電源電圧レベルが十分安定するまでの間で
行われ、そのため通常、電源電圧レベルが所定値
になつた後にあつて所定クロツクの計数が完了し
たときにリセツト解除が行われる。しかしなが
ら、従来デイスプレイ制御装置用のパワーオンリ
セツトにおいては、上述のクロツクとしてクロツ
ク発生回路からの比較的周期が短かいものを用い
ていたために、該クロツクを計数するカウンタの
段数が大きくなり、この結果、製造コストが高く
なるという問題点があつた。
問題点を解決するための手段
本発明の目的は、上述の問題点に鑑み、製造コ
ストの低いデイスプレイ制御装置用パワーオンリ
セツト回路を提供することにあり、その手段は、
比較的周期の長い垂直同期信号を計数するカウン
タを用いることによつて達成される。
ストの低いデイスプレイ制御装置用パワーオンリ
セツト回路を提供することにあり、その手段は、
比較的周期の長い垂直同期信号を計数するカウン
タを用いることによつて達成される。
作 用
上述のカウンタはより少ない段数で構成され
る。
る。
実施例
第２図は本発明に係るパワーオンリセツト回路
が適用されるデイスプレイシステムの全体構成図
である。第２図において、デイスプレイ装置１は
デイスプレイ制御装置２によつて制御されるが、
この場合デイスプレイ制御装置２はデイスプレイ
装置１より垂直同期信号および水平同期
信号を受信し、他方デイスプレイ装置１
に表示出力としての表示ブランキンク信号VOW
および背景ブランキング信号を送出する。
が適用されるデイスプレイシステムの全体構成図
である。第２図において、デイスプレイ装置１は
デイスプレイ制御装置２によつて制御されるが、
この場合デイスプレイ制御装置２はデイスプレイ
装置１より垂直同期信号および水平同期
信号を受信し、他方デイスプレイ装置１
に表示出力としての表示ブランキンク信号VOW
および背景ブランキング信号を送出する。
第３図に示すように、デイスプレイ制御装置２
は、アドレスメモリ制御回路２０１、メモリアド
レスレジスタ２０２、水平方向文字寸法レジスタ
２０３、水平位置レジスタ２０４、垂直方向文字
寸法レジスタ２０５、垂直位置レジスタ２０６、
ブリンキングレジスタ２０７、水平方向文字寸法
制御回路２０９、水平表示位置制御回路２１０、
垂直方向文字寸法制御回路２１１、垂直表示位置
制御回路２１２、ブリンキング制御回路２１３、
クロツク発生回路２１４、タイミング発生器２１
５、表示文字選択回路２１６、表示用データメモ
リ２１７、キヤラクタジエネレータ２１８、シフ
トレジスタ２１９、表示制御回路２２０、パワー
オンリセツト回路２２１等によつて構成されてい
る。なお、各要素についての詳細な説明は省略す
る。
は、アドレスメモリ制御回路２０１、メモリアド
レスレジスタ２０２、水平方向文字寸法レジスタ
２０３、水平位置レジスタ２０４、垂直方向文字
寸法レジスタ２０５、垂直位置レジスタ２０６、
ブリンキングレジスタ２０７、水平方向文字寸法
制御回路２０９、水平表示位置制御回路２１０、
垂直方向文字寸法制御回路２１１、垂直表示位置
制御回路２１２、ブリンキング制御回路２１３、
クロツク発生回路２１４、タイミング発生器２１
５、表示文字選択回路２１６、表示用データメモ
リ２１７、キヤラクタジエネレータ２１８、シフ
トレジスタ２１９、表示制御回路２２０、パワー
オンリセツト回路２２１等によつて構成されてい
る。なお、各要素についての詳細な説明は省略す
る。
第３図において、レジスタ２０３〜２０７は電
源オン時に所定時間リセツトすることが必要であ
る。このためにパワーオンリセツト回路２２１が
設けられている。従来は、クロツク発生回路２１
４のクロツク信号をパワーオンリセツト回路２２
１に供給し、この早いクロツク信号によつて必要
なリセツト時間を確保していたためにクロツク信
号を計数するカウンタの段数が多くなる傾向にあ
つた。本発明においては、遅い垂直同期信号
VSYNCをパワーオンリセツト回路２２１に供給
し、これにより、該同期信号を計数するカウンタ
の段数を少なくしている。
源オン時に所定時間リセツトすることが必要であ
る。このためにパワーオンリセツト回路２２１が
設けられている。従来は、クロツク発生回路２１
４のクロツク信号をパワーオンリセツト回路２２
１に供給し、この早いクロツク信号によつて必要
なリセツト時間を確保していたためにクロツク信
号を計数するカウンタの段数が多くなる傾向にあ
つた。本発明においては、遅い垂直同期信号
VSYNCをパワーオンリセツト回路２２１に供給
し、これにより、該同期信号を計数するカウンタ
の段数を少なくしている。
第１図は本発明に係るパワーオンリセツト回路
の一実施例を示す回路図である。第１図におい
て、Vccは電源端子、はリセツト端子、
VSYNCは垂直同期信号用端子である。ここで
は、これらの端子名称は端子電圧をも示すものと
する。DETHは電圧が所定値VthH以上に
なつたことを検出してローレベルの信号S1を発生
する電圧検出回路（インバータ）、DETLは電圧
RESETが所定値VthL以上になつたことを検出し
てローレベルの信号S2を発生する電圧検出回路
（インバータ）、DETは電源電圧Vccが所定値Vth
になつたことを検出してパルス信号を発生する電
圧レベル検出回路である。ここで、それぞれの所
定値VthH，VthLは VthL＜VthH の関係にある。
の一実施例を示す回路図である。第１図におい
て、Vccは電源端子、はリセツト端子、
VSYNCは垂直同期信号用端子である。ここで
は、これらの端子名称は端子電圧をも示すものと
する。DETHは電圧が所定値VthH以上に
なつたことを検出してローレベルの信号S1を発生
する電圧検出回路（インバータ）、DETLは電圧
RESETが所定値VthL以上になつたことを検出し
てローレベルの信号S2を発生する電圧検出回路
（インバータ）、DETは電源電圧Vccが所定値Vth
になつたことを検出してパルス信号を発生する電
圧レベル検出回路である。ここで、それぞれの所
定値VthH，VthLは VthL＜VthH の関係にある。
また、リセツト端子は外部信号を印加
することによつてもリセツト信号RESETの発生
を制御するためのものである。つまり、外部から
電圧をVthHより低いローレベルにすれば、
電圧検出回路DETHの出力S1はハイレベルとな
り、従つてリセツト信号RESETとして送出され
ることになる。他方、電圧をVthH以上に
すれば、電圧検出回路DETHの出力S1はローレ
ベルとなり、従つて信号RESETは送出されな
い。なお、この場合オア回路ORの他方の入力も
ローレベルと仮定する。しかし以後の説明では、
リセツト端子には外部信号は印加されな
いものとする。
することによつてもリセツト信号RESETの発生
を制御するためのものである。つまり、外部から
電圧をVthHより低いローレベルにすれば、
電圧検出回路DETHの出力S1はハイレベルとな
り、従つてリセツト信号RESETとして送出され
ることになる。他方、電圧をVthH以上に
すれば、電圧検出回路DETHの出力S1はローレ
ベルとなり、従つて信号RESETは送出されな
い。なお、この場合オア回路ORの他方の入力も
ローレベルと仮定する。しかし以後の説明では、
リセツト端子には外部信号は印加されな
いものとする。
ＧはMOSトランジスタであつて、そのゲート
はRSフリツプフロツプFFの出力S4によつて制御
される。INVはインバータ、ANDはアンド回
路、CNTはを計数するためのカウンタ
である。
はRSフリツプフロツプFFの出力S4によつて制御
される。INVはインバータ、ANDはアンド回
路、CNTはを計数するためのカウンタ
である。
第４図のタイミング図を参照して第１図の回路
動作を説明する。時刻t0にて電源がオンとなる
と、第４図１に示すごとく、電圧Vccは除々に上
昇すると共に、第４図２に示すごとく、垂直同期
信号が発振する。この状態ではフリツプ
フロツプFFの出力S4は不定であり、従つて、ト
ランジスタＧはオンとはならず、第４図３に示す
ごとく、電圧は電源電圧Vccと共に上昇
するが、＜VthLの範囲であれば、第４図
４，５に示すごとく信号S1，S2は共にハイレベル
である。従つて、信号S1はリセツト信号RESET
として送出される。
動作を説明する。時刻t0にて電源がオンとなる
と、第４図１に示すごとく、電圧Vccは除々に上
昇すると共に、第４図２に示すごとく、垂直同期
信号が発振する。この状態ではフリツプ
フロツプFFの出力S4は不定であり、従つて、ト
ランジスタＧはオンとはならず、第４図３に示す
ごとく、電圧は電源電圧Vccと共に上昇
するが、＜VthLの範囲であれば、第４図
４，５に示すごとく信号S1，S2は共にハイレベル
である。従つて、信号S1はリセツト信号RESET
として送出される。
次に、時刻t1において、電圧がVthLに
到達すると、電圧検出回路DETLの出力S2はハイ
レベルからローレベルに変化し、次いで時刻t2に
おいて電源電圧Vccが電圧レベル検出回路DETの
しきい値Vthに到達すると、電圧レベル検出回路
DETは第４図６に示すパルス信号S3を発生する。
この結果、アンド回路ANDの出力S4は第４図７
のごとく変化し、カウンタCNTがリセツトされ
る。また、同時にフリツプフロツプFFがセツト
され、その出力S5は第４図８に示すごとく、ロー
レベルからハイレベルに変化する。この結果、ト
ランジスタＧはオンとなり、電圧は、第
４図３に示すごとく再びローレベルに引下げられ
る。
到達すると、電圧検出回路DETLの出力S2はハイ
レベルからローレベルに変化し、次いで時刻t2に
おいて電源電圧Vccが電圧レベル検出回路DETの
しきい値Vthに到達すると、電圧レベル検出回路
DETは第４図６に示すパルス信号S3を発生する。
この結果、アンド回路ANDの出力S4は第４図７
のごとく変化し、カウンタCNTがリセツトされ
る。また、同時にフリツプフロツプFFがセツト
され、その出力S5は第４図８に示すごとく、ロー
レベルからハイレベルに変化する。この結果、ト
ランジスタＧはオンとなり、電圧は、第
４図３に示すごとく再びローレベルに引下げられ
る。
上述のごとく、カウンタCNTは起動して垂直
同期信号を所定数（この場合１）を計数
してオーバフローすると、第４図９に示すごとく
カウンタ出力S6はローレベルからハイレベルに変
化し、従つてフリツプフロツプFFリセツトされ、
この結果、トランジスタＧがカツトオフされ、再
び電圧は第４図３に示すごとく、上昇し
始める。そして時刻t3において、＝VthL
となると、カウンタCNTはリセツトされる。さ
らに時刻t4において、が上昇してVthHに
到達すると、電圧検出回路DETHの出力S1がロ
ーレベルとなり、従つてリセツト信号RESETが
解除される。ここで電圧検出回路DETLの動作か
ら電圧検出回路DETHの動作までの期間（t3〜
t4）は発振安定時間である。
同期信号を所定数（この場合１）を計数
してオーバフローすると、第４図９に示すごとく
カウンタ出力S6はローレベルからハイレベルに変
化し、従つてフリツプフロツプFFリセツトされ、
この結果、トランジスタＧがカツトオフされ、再
び電圧は第４図３に示すごとく、上昇し
始める。そして時刻t3において、＝VthL
となると、カウンタCNTはリセツトされる。さ
らに時刻t4において、が上昇してVthHに
到達すると、電圧検出回路DETHの出力S1がロ
ーレベルとなり、従つてリセツト信号RESETが
解除される。ここで電圧検出回路DETLの動作か
ら電圧検出回路DETHの動作までの期間（t3〜
t4）は発振安定時間である。
なお、カウンタCNTの段数、すなわち垂直同
期信号の計数パルス数は必要に応じて変
更し得る。
期信号の計数パルス数は必要に応じて変
更し得る。
発明の効果
以上説明したように本発明によれば、比較的周
期の長い垂直同期信号を計数することにより、リ
セツト時間を確保しているので、そのためのカウ
ンタの段数を少なくでき、従つて製造コストを低
減できる。
期の長い垂直同期信号を計数することにより、リ
セツト時間を確保しているので、そのためのカウ
ンタの段数を少なくでき、従つて製造コストを低
減できる。
第１図は本発明に係るデイスプレイ制御装置用
パワーオンリセツト回路の一実施例を示す回路
図、第２図は第１図の回路が適用されるデイスプ
レイシステムの全体構成図、第３図は第２図のデ
イスプレイ制御装置の詳細な回路図、第４図は第
１図の回路動作を示すタイミング図である。 １：デイスプレイ装置、２：デイスプレイ制御
装置、２２１：パワーオンリセツト回路、
DET：電圧レベル検出回路、DETH：第１の電
圧検出回路、DETL：第２の電圧検出回路、Ｇ：
スイツチング素子、FF：フリツプフロツプ、
CNT：カウンタ。
パワーオンリセツト回路の一実施例を示す回路
図、第２図は第１図の回路が適用されるデイスプ
レイシステムの全体構成図、第３図は第２図のデ
イスプレイ制御装置の詳細な回路図、第４図は第
１図の回路動作を示すタイミング図である。 １：デイスプレイ装置、２：デイスプレイ制御
装置、２２１：パワーオンリセツト回路、
DET：電圧レベル検出回路、DETH：第１の電
圧検出回路、DETL：第２の電圧検出回路、Ｇ：
スイツチング素子、FF：フリツプフロツプ、
CNT：カウンタ。
Claims (1)
- １ リセツト端子RESET、該リセツト端子の電
位が所定値VthH以下のときにリセツト信号
RESETを発生する第１の電圧検出回路DETH、
前記リセツト端子の電位が所定値VthL以下のとき
にクリア信号を発生する第２の電圧検出回路
DETL、前記リセツト端子と接地間に接続された
スイツチング素子Ｇ、電源電圧レベルが所定値
Vthに到達したことを検出してパルス信号を発生
する電圧レベル検出回路DET、前記パルス信号
によつてセツトされ前記スイツチング素子をオン
にするフリツプフロツプFF、および前記パルス
信号および前記クリア信号によつて計数状態にさ
れデイスプレイの垂直同期信号VSYNCを所定数
だけ計数したときに前記フリツプフロツプをリセ
ツトして前記スイツチング素子をオフにするカウ
ンタCNTを具備するデイスプレイ制御装置用パ
ワーオンリセツト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59173143A JPS6152683A (ja) | 1984-08-22 | 1984-08-22 | デイスプレイ制御装置用パワ−オンリセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59173143A JPS6152683A (ja) | 1984-08-22 | 1984-08-22 | デイスプレイ制御装置用パワ−オンリセツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6152683A JPS6152683A (ja) | 1986-03-15 |
| JPH03637B2 true JPH03637B2 (ja) | 1991-01-08 |
Family
ID=15954907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59173143A Granted JPS6152683A (ja) | 1984-08-22 | 1984-08-22 | デイスプレイ制御装置用パワ−オンリセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6152683A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4269582B2 (ja) * | 2002-05-31 | 2009-05-27 | ソニー株式会社 | 液晶表示装置およびその制御方法、ならびに携帯端末 |
-
1984
- 1984-08-22 JP JP59173143A patent/JPS6152683A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6152683A (ja) | 1986-03-15 |
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