JPH0697429B2 - 低電圧阻止制御装置 - Google Patents
低電圧阻止制御装置Info
- Publication number
- JPH0697429B2 JPH0697429B2 JP29250988A JP29250988A JPH0697429B2 JP H0697429 B2 JPH0697429 B2 JP H0697429B2 JP 29250988 A JP29250988 A JP 29250988A JP 29250988 A JP29250988 A JP 29250988A JP H0697429 B2 JPH0697429 B2 JP H0697429B2
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- Japan
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- signal
- microprocessor
- circuit
- low voltage
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Sources (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、マイクロプロセッサなどに関連して用いる低
電圧阻止制御装置に関する。さらに詳細には、マイクロ
プロセッサおよびその周辺回路へのアクセスを遂行し、
またマイクロプロセッサをリセットさせずにテストする
ことを可能とする低電圧阻止制御装置に関するものであ
る。
電圧阻止制御装置に関する。さらに詳細には、マイクロ
プロセッサおよびその周辺回路へのアクセスを遂行し、
またマイクロプロセッサをリセットさせずにテストする
ことを可能とする低電圧阻止制御装置に関するものであ
る。
［従来の技術］ 従来技術においては、低電圧時の誤動作を防止する目的
でマイクロプロセッサシステム内に低電圧阻止回路を含
ませることが行なわれていた。そこでは、低電圧阻止回
路がマイクロプロセッサ電源に接続され、電源による供
給電圧が所定値以下に低下したときにマイクロプロセッ
サに直接にリセット信号を送っていた。
でマイクロプロセッサシステム内に低電圧阻止回路を含
ませることが行なわれていた。そこでは、低電圧阻止回
路がマイクロプロセッサ電源に接続され、電源による供
給電圧が所定値以下に低下したときにマイクロプロセッ
サに直接にリセット信号を送っていた。
［発明が解決しようとする課題］ 上述した従来の構造にともなって生じる問題点は、たと
えばメモリにデータが書込まれる途中で電圧低下による
リセットにより中断され、誤ったデータがメモリに記憶
されてしまうことである。また、マイクロプロセッサ回
路およびシステムについて低電圧テストを実行する必要
がしばしばあり、また低電圧においてもなお動作を継続
することが望まれる場合があったが、従来技術の中には
そのような場合に対処できるものがなかった。
えばメモリにデータが書込まれる途中で電圧低下による
リセットにより中断され、誤ったデータがメモリに記憶
されてしまうことである。また、マイクロプロセッサ回
路およびシステムについて低電圧テストを実行する必要
がしばしばあり、また低電圧においてもなお動作を継続
することが望まれる場合があったが、従来技術の中には
そのような場合に対処できるものがなかった。
そこで、本発明の一目的は、正確なデータ書込みを完遂
させるため、マイクロプロセッサシステムにおける低電
圧阻止を制御する装置を提供することである。また他の
目的は、低電圧においてもなおマイクロプロセッサが、
動作を継続することのできるような、前記制御装置を提
供することである。さらに本発明は、低電圧阻止回路を
有するマイクロプロセッサシステムへのリセット信号を
制御する方法を提供することを目的としている。
させるため、マイクロプロセッサシステムにおける低電
圧阻止を制御する装置を提供することである。また他の
目的は、低電圧においてもなおマイクロプロセッサが、
動作を継続することのできるような、前記制御装置を提
供することである。さらに本発明は、低電圧阻止回路を
有するマイクロプロセッサシステムへのリセット信号を
制御する方法を提供することを目的としている。
［課題を解決するための手段］ 上記目的を達成するために、本発明に従った電源（12）
の供給を受けるマイクロプロセッサのシステムにおける
低電圧阻止制御装置は、 電源出力が所定電圧以下になるときを検知し、それに応
答して電力低下リセット信号（PODR）を供給する、電源
に結合された低電圧阻止回路（14）；ならびに 前記低電圧阻止回路の電力低下リセット信号を受信しか
つマイクロプロセッサからの所定の第１および第２の命
令信号を受信するように接続され、第１の所定の命令信
号に応答してマイクロプロセッサに電力低下リセット信
号を供給し、第２の所定の命令信号の受信に応答して電
力低下リセット信号のマイクロプロセッサへの供給を阻
止する制御回路（15,16,18,20）： を備えたことを特徴としている。
の供給を受けるマイクロプロセッサのシステムにおける
低電圧阻止制御装置は、 電源出力が所定電圧以下になるときを検知し、それに応
答して電力低下リセット信号（PODR）を供給する、電源
に結合された低電圧阻止回路（14）；ならびに 前記低電圧阻止回路の電力低下リセット信号を受信しか
つマイクロプロセッサからの所定の第１および第２の命
令信号を受信するように接続され、第１の所定の命令信
号に応答してマイクロプロセッサに電力低下リセット信
号を供給し、第２の所定の命令信号の受信に応答して電
力低下リセット信号のマイクロプロセッサへの供給を阻
止する制御回路（15,16,18,20）： を備えたことを特徴としている。
さらに上記目的を達成するために、本発明に従った電源
および低電圧阻止回路を有するマイクロプロセッサシス
テムのリセットを制御する方法は、 前記低電圧阻止回路から電圧低下リセット信号を受信
し、前記電源から電力を、前記マイクロプロセッサから
第１および第２の命令信号を受信する段階； 所定の第１の命令信号の受信に応答して、マイクロプロ
セッサに電力低下信号を供給する段階；ならびに 所定の第２の命令信号の受信に応答して、前記電力低下
リセット信号の前記マイクロプロセッサへの到達を阻止
する段階； から成ることを特徴としている。
および低電圧阻止回路を有するマイクロプロセッサシス
テムのリセットを制御する方法は、 前記低電圧阻止回路から電圧低下リセット信号を受信
し、前記電源から電力を、前記マイクロプロセッサから
第１および第２の命令信号を受信する段階； 所定の第１の命令信号の受信に応答して、マイクロプロ
セッサに電力低下信号を供給する段階；ならびに 所定の第２の命令信号の受信に応答して、前記電力低下
リセット信号の前記マイクロプロセッサへの到達を阻止
する段階； から成ることを特徴としている。
［作用］ 第２の命令信号が受信されたときには、たとえ電圧低下
時であってもマイクロプロセッサへ電力低下リセット信
号が供給されず、プロセッサの動作を継続させることが
できる。
時であってもマイクロプロセッサへ電力低下リセット信
号が供給されず、プロセッサの動作を継続させることが
できる。
［実施例］ 第１図は、低電圧阻止回路および本発明を具体化した制
御装置を含むマイクロプロセッサシステムのブロック図
である。マイクロプロセッサ10は、特定の応用において
必要なメモリ、タイマなどを含む。電源12は電力スイッ
チ13を介してマイクロプロセッサ10および低電圧阻止回
路（LVI）14に動作電圧VDDを供給する。電圧VDDは制御
装置の初期状態を設定する回路15にも供給される。回路
15の出力信号は、電源12が最初にオンしたとき初期状態
を記憶する状態メモリ回路16に供給される。状態反転制
御回路18は、マイクロプロセッサ10からのDATA信号およ
びWRITE信号の所定の組合せの受信に応答して、回路16
へ制御信号を供給するように接続される。回路16の出力
信号は、ANDゲート20を制御して、低電圧阻止回路14か
らマイクロプロセッサ10への電力低下リセット信号の通
過を許可（イネイブル）または阻止（ディセイブル）状
態にする。
御装置を含むマイクロプロセッサシステムのブロック図
である。マイクロプロセッサ10は、特定の応用において
必要なメモリ、タイマなどを含む。電源12は電力スイッ
チ13を介してマイクロプロセッサ10および低電圧阻止回
路（LVI）14に動作電圧VDDを供給する。電圧VDDは制御
装置の初期状態を設定する回路15にも供給される。回路
15の出力信号は、電源12が最初にオンしたとき初期状態
を記憶する状態メモリ回路16に供給される。状態反転制
御回路18は、マイクロプロセッサ10からのDATA信号およ
びWRITE信号の所定の組合せの受信に応答して、回路16
へ制御信号を供給するように接続される。回路16の出力
信号は、ANDゲート20を制御して、低電圧阻止回路14か
らマイクロプロセッサ10への電力低下リセット信号の通
過を許可（イネイブル）または阻止（ディセイブル）状
態にする。
カウンタ21（マイクロプロセッサ10からのクロック信号
を受信する）のカウントを開始するのにリセット信号を
供給することは通常の手段である。所定時間経過後、た
とえば4064クロックパルス後にカウンタ21が停止し、所
定長のリセットパルスがORゲート22を介してマイクロプ
ロセッサ10のRESET入力に供給される。ORゲート22を介
してマイクロプロセッサ10をリセットするための手動ス
イッチ23を備えても良い。
を受信する）のカウントを開始するのにリセット信号を
供給することは通常の手段である。所定時間経過後、た
とえば4064クロックパルス後にカウンタ21が停止し、所
定長のリセットパルスがORゲート22を介してマイクロプ
ロセッサ10のRESET入力に供給される。ORゲート22を介
してマイクロプロセッサ10をリセットするための手動ス
イッチ23を備えても良い。
第１図の回路15,16,18および20のより具体的な回路例を
第２図に示す。動作において、VDDは抵抗30を介して、
メモリとして動作する対向するインバータ33,34の一端
に接続された接続点31に供給される。容量32は抵抗30に
並列に接続され、電源12の出力が急に立上った場合に動
作を速める。インバータ33,34の他端は、第２の接合点3
5に接続され、この接合点35は、負論理入力のANDゲート
20の一方の入力端子20Aに接続される。電源12の出力電
力が上昇するときに接合点31,35の電位が決定される。
最初、接合点31の電位は電源電圧および抵抗30によって
プルアップされ高くなる。一方、接合点35の電位は低
い。接合点35からの低電位はANDゲート20の入力端子20A
に供給され、ゲートを導通し、その第２の入力端子の信
号を通過させる。
第２図に示す。動作において、VDDは抵抗30を介して、
メモリとして動作する対向するインバータ33,34の一端
に接続された接続点31に供給される。容量32は抵抗30に
並列に接続され、電源12の出力が急に立上った場合に動
作を速める。インバータ33,34の他端は、第２の接合点3
5に接続され、この接合点35は、負論理入力のANDゲート
20の一方の入力端子20Aに接続される。電源12の出力電
力が上昇するときに接合点31,35の電位が決定される。
最初、接合点31の電位は電源電圧および抵抗30によって
プルアップされ高くなる。一方、接合点35の電位は低
い。接合点35からの低電位はANDゲート20の入力端子20A
に供給され、ゲートを導通し、その第２の入力端子の信
号を通過させる。
電源12によって供給される電圧VDDが第４図に示す波形4
Aを有するとき、第２図の入力端子には第４図の波形4B
のような電力低下リセット（PODR）信号が供給される。
PODR信号がＨ（時点t0〜t1およびt2〜t3）のときには、
ANDゲート20の入力端子20Bへの信号の論理状態は第４図
の4Cのようになり、状態Ｈが一対の二状態切換回路40,4
1のリセット入力端子に供給される。PODR信号がＨで切
換回路40,41を初期設定し、その出力をＬにし、それに
よって一対の電界効果トランジスタ（FET）がオフされ
る。FET44,45がオフ状態のときは、インバータ33,34の
接合点31,35にあるどんな信号（状態）も保持され、状
態メモリ16内に記憶される。
Aを有するとき、第２図の入力端子には第４図の波形4B
のような電力低下リセット（PODR）信号が供給される。
PODR信号がＨ（時点t0〜t1およびt2〜t3）のときには、
ANDゲート20の入力端子20Bへの信号の論理状態は第４図
の4Cのようになり、状態Ｈが一対の二状態切換回路40,4
1のリセット入力端子に供給される。PODR信号がＨで切
換回路40,41を初期設定し、その出力をＬにし、それに
よって一対の電界効果トランジスタ（FET）がオフされ
る。FET44,45がオフ状態のときは、インバータ33,34の
接合点31,35にあるどんな信号（状態）も保持され、状
態メモリ16内に記憶される。
切換回路40はマイクロプロセッサ10からのデータ（DAT
A）信号を受信するよう接続されたＤ入力端子を有して
いる。切換回路40のＱ出力端子はインバータ47を介して
切換回路41のＤ入力端子に接続されるので、切換回路4
0,41は常に反対モードにある（初期状態を除いて）。切
換回路40,41は各々、マイクロプロセッサ10から書込み
（WRITE）信号を受けるように接続されたＬ入力端子を
有しており、また、反転書込み（WRITE）信号を受信す
るように接続されたＬ＊入力端子を有している。切換回
路40,41の代表的な回路例を第３図に示す。
A）信号を受信するよう接続されたＤ入力端子を有して
いる。切換回路40のＱ出力端子はインバータ47を介して
切換回路41のＤ入力端子に接続されるので、切換回路4
0,41は常に反対モードにある（初期状態を除いて）。切
換回路40,41は各々、マイクロプロセッサ10から書込み
（WRITE）信号を受けるように接続されたＬ入力端子を
有しており、また、反転書込み（WRITE）信号を受信す
るように接続されたＬ＊入力端子を有している。切換回
路40,41の代表的な回路例を第３図に示す。
マイクロプロセッサ10からのDATA信号およびWRITE信号
は、スイッチ40,41、FET44,45、およびこれらの要素を
介して接合点31,35の状態を制御する。接合点31,35の制
御状態はマイクロプロセッサ10が動作（t1〜t2）してい
る間に決定することができる。第４図のグラフ4Dは制御
回路に書込みを行わない場合、4EはデータＬを書込んだ
場合、ならびに4Fは制御回路にＨを書込んだ場合のAND
ゲート20の出力端子の状態を示す。インバータを使用す
ることによって、DATA信号およびWRITE信号の種々の所
定の組合せが種々の結果をもたらしうる。本実施例にお
いては、所定の組合せの信号が次の表に示す結果をもた
らす。
は、スイッチ40,41、FET44,45、およびこれらの要素を
介して接合点31,35の状態を制御する。接合点31,35の制
御状態はマイクロプロセッサ10が動作（t1〜t2）してい
る間に決定することができる。第４図のグラフ4Dは制御
回路に書込みを行わない場合、4EはデータＬを書込んだ
場合、ならびに4Fは制御回路にＨを書込んだ場合のAND
ゲート20の出力端子の状態を示す。インバータを使用す
ることによって、DATA信号およびWRITE信号の種々の所
定の組合せが種々の結果をもたらしうる。本実施例にお
いては、所定の組合せの信号が次の表に示す結果をもた
らす。
連続した状況を上記表（No.1〜No.3）および第４図に示
す。No.1（4D）において、VDDが最初（t0〜t1）にオン
され、第２図に示す制御回路が初期設定され、接合点31
がＨ、接合点35がＬとなる。このときトランジスタ44,4
5はともにオフである。VDDの大きな低下によって、LVI
からのリセット信号がマイクロプロセッサ10に印加され
る。No.2（4E）においては、VDDがオンされ、制御回路
が初期設定された後、データ信号がＬの状態のときに制
御回路に高論理WRITE信号によって書込まれると、回路
は上述のように動作する。したがってこの場合にも、V
DDの低下（低電圧）によってリセット信号がマイクロプ
ロセッサ10に印加されることになる。しかし、No.3（4
F）においては、DATA信号が高論理であるので、トラン
ジスタ44がオン、トランジスタ45がオフとなり、接合点
35がＨになって、ANDゲート20は閉じられ、VDDが低下し
てもリセット信号はマイクロプロセッサ10に供給されな
い。こうして、マイクロプロセッサ10についての種々の
低電圧テストを実行できる。また、他の応用例として、
低電圧時にもデータ書込みを完遂させることができる。
次にLVIを再度有効とするためには、電源を完全にオフ
するか、あるいはＤ＝Ｌとしてトランジスタ44をオフ、
トランジスタ45をオンにすることにより、接合点35をＨ
にすることができる。
す。No.1（4D）において、VDDが最初（t0〜t1）にオン
され、第２図に示す制御回路が初期設定され、接合点31
がＨ、接合点35がＬとなる。このときトランジスタ44,4
5はともにオフである。VDDの大きな低下によって、LVI
からのリセット信号がマイクロプロセッサ10に印加され
る。No.2（4E）においては、VDDがオンされ、制御回路
が初期設定された後、データ信号がＬの状態のときに制
御回路に高論理WRITE信号によって書込まれると、回路
は上述のように動作する。したがってこの場合にも、V
DDの低下（低電圧）によってリセット信号がマイクロプ
ロセッサ10に印加されることになる。しかし、No.3（4
F）においては、DATA信号が高論理であるので、トラン
ジスタ44がオン、トランジスタ45がオフとなり、接合点
35がＨになって、ANDゲート20は閉じられ、VDDが低下し
てもリセット信号はマイクロプロセッサ10に供給されな
い。こうして、マイクロプロセッサ10についての種々の
低電圧テストを実行できる。また、他の応用例として、
低電圧時にもデータ書込みを完遂させることができる。
次にLVIを再度有効とするためには、電源を完全にオフ
するか、あるいはＤ＝Ｌとしてトランジスタ44をオフ、
トランジスタ45をオンにすることにより、接合点35をＨ
にすることができる。
［発明の効果］ 本発明に従った制御回路によれば、マイクロプロセッサ
からの所定の信号に応答してマイクロプロセッサシステ
ムへのPODRリセット信号の印加を制御することができ
る。したがって、適当に選択した信号を制御回路に印加
することによって、マイクロプロセッサシステム上で低
電圧テストを実施できる。また、低電圧時においてもマ
イクロプロセッサがPODRリセット信号によってリセット
されないため、データ書込みの完了が可能となる。さら
に、マイクロプロセッサからの適当なWRITE信号および
データ信号を選択することだけで、他の種々の機能を実
施できるという効果もある。本発明の制御回路は便宜的
に個別の部品として説明したけれども、マイクロプロセ
ッサの一部として集積化することももちろん可能であ
る。
からの所定の信号に応答してマイクロプロセッサシステ
ムへのPODRリセット信号の印加を制御することができ
る。したがって、適当に選択した信号を制御回路に印加
することによって、マイクロプロセッサシステム上で低
電圧テストを実施できる。また、低電圧時においてもマ
イクロプロセッサがPODRリセット信号によってリセット
されないため、データ書込みの完了が可能となる。さら
に、マイクロプロセッサからの適当なWRITE信号および
データ信号を選択することだけで、他の種々の機能を実
施できるという効果もある。本発明の制御回路は便宜的
に個別の部品として説明したけれども、マイクロプロセ
ッサの一部として集積化することももちろん可能であ
る。
第１図は、本発明の一実施例である低電圧阻止制御装置
を含むマイクロプロセッサシステムのブロック図であ
る。 第２図は、第１図のシステムにおいて用いる具体的な回
路例である。 第３図は、第２図の40,41として用いる代表的な切換回
路例である。 第４図は、第２図の回路の動作のグラフ表示である。 10……マイクロプロセッサ＋メモリ、 12……電源、14……低電圧阻止回路、 15……初期状態設定回路、 16……状態メモリ回路、 18……状態反転制御回路、 20……ANDゲート、 40,41……二状態切換回路。
を含むマイクロプロセッサシステムのブロック図であ
る。 第２図は、第１図のシステムにおいて用いる具体的な回
路例である。 第３図は、第２図の40,41として用いる代表的な切換回
路例である。 第４図は、第２図の回路の動作のグラフ表示である。 10……マイクロプロセッサ＋メモリ、 12……電源、14……低電圧阻止回路、 15……初期状態設定回路、 16……状態メモリ回路、 18……状態反転制御回路、 20……ANDゲート、 40,41……二状態切換回路。
Claims (1)
- 【請求項１】電源の供給を受けるマイクロプロセッサシ
ステムにおける低電圧阻止制御装置であって： 電源に接続され、電源出力が所定電圧以下になるときを
検知し、それに応答して電力低下リセット信号（PODR）
を供給する低電圧阻止回路（14）と； 制御回路とから成り、 当該制御回路が、 第１または第２の状態を有し、制御信号を供給する状態
メモリ回路（16）； 前記電源および前記状態メモリ回路に接続され電源がオ
ンしたときに前記状態メモリ回路の初期状態を決定する
初期状態設定回路（15）； 前記状態メモリ回路に接続され、前記電力低下リセット
信号と、マイクロプロセッサからのデータ信号および書
込み信号とにしたがって前記状態メモリ回路の状態を設
定する状態反転制御回路（18）；ならびに 前記電力低下リセット信号を受信するよう接続された第
１の入力端子（20B）と、前記制御信号が印加されるよ
うに接続された第２の入力端子（20A）と、該第２の入
力端子に制御信号が印加されるときに電力低下リセット
信号をマイクロプロセッサシステムに供給するよう接続
された出力端子とを有するゲート；を含み データ信号を受信しないときには電力低下リセット信号
のマイクロプロセッサへの供給を許し、書込み信号受信
中にデータ信号を受信したときには電力低下リセット信
号のマイクロプロセッサへの供給を阻止する； ことを特徴とする低電圧阻止制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29250988A JPH0697429B2 (ja) | 1988-11-21 | 1988-11-21 | 低電圧阻止制御装置 |
| US07/438,901 US5047987A (en) | 1988-11-21 | 1989-11-17 | Low voltage inhibit control apparatus |
| KR89016670A KR960009820B1 (en) | 1988-11-21 | 1989-11-17 | Apparatus for controlling low-voltage and the method therefor |
| EP19890312022 EP0370737A3 (en) | 1988-11-21 | 1989-11-20 | Low voltage inhibit control apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29250988A JPH0697429B2 (ja) | 1988-11-21 | 1988-11-21 | 低電圧阻止制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02139613A JPH02139613A (ja) | 1990-05-29 |
| JPH0697429B2 true JPH0697429B2 (ja) | 1994-11-30 |
Family
ID=17782738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29250988A Expired - Lifetime JPH0697429B2 (ja) | 1988-11-21 | 1988-11-21 | 低電圧阻止制御装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5047987A (ja) |
| EP (1) | EP0370737A3 (ja) |
| JP (1) | JPH0697429B2 (ja) |
| KR (1) | KR960009820B1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5349669A (en) * | 1988-12-21 | 1994-09-20 | Oki Electric Industry Co., Ltd. | Data write control means |
| US5151854A (en) * | 1990-07-20 | 1992-09-29 | Honeywell Inc. | Integrated low voltage detect and watchdog circuit |
| EP0475588B1 (en) * | 1990-08-17 | 1996-06-26 | STMicroelectronics, Inc. | A semiconductor memory with inhibited test mode entry during power-up |
| US5159217A (en) * | 1991-07-29 | 1992-10-27 | National Semiconductor Corporation | Brownout and power-up reset signal generator |
| JPH07160666A (ja) * | 1993-12-10 | 1995-06-23 | Zexel Corp | マイクロコンピュータのリセット装置 |
| EP0666530A3 (en) * | 1994-02-02 | 1996-08-28 | Advanced Micro Devices Inc | Periodic system management interrupt source and power management system using it. |
| JP3684590B2 (ja) * | 1994-04-25 | 2005-08-17 | カシオ計算機株式会社 | リセット制御装置及びリセット制御方法 |
| DE4440529C2 (de) * | 1994-11-12 | 1997-04-10 | Honeywell Ag | Schaltungsanordnung zur Ladung und Entladung von Speicherkondensatoren |
| US5606511A (en) * | 1995-01-05 | 1997-02-25 | Microchip Technology Incorporated | Microcontroller with brownout detection |
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