JPH02238763A

JPH02238763A - 制御装置

Info

Publication number: JPH02238763A
Application number: JP5942689A
Authority: JP
Inventors: Tomohiro Suzuki; 友弘鈴木
Original assignee: Konica Minolta Inc
Current assignee: Konica Minolta Inc
Priority date: 1989-03-10
Filing date: 1989-03-10
Publication date: 1990-09-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、ファクシミリ装置などの回線端末装置に内
蔵ざれた、システム制瀕や信号処理を行なうための制御
装置に関する。

［発明の背景］回線端末装置であるファクシミリ装置では、回線から入
力した画像データを記録紙に書き込んだり、あるいは原
稿の画像情報を読み取り、これをファクシミリ信号に変
換した後回線に送出するための処理を必要とする。また
、このような処理を行なうには対応する機構を駆動制御
する必要がある。

そのため、このファクシミリ装置には画像データ処理を
制御する手段、つまりエンコード・デコード系と、機能
部分の制御を司どるシステム系が夫々設けられ、これら
自身及びその相互間は何れもＣＰＵによって管理ざれて
いる。

第３図はこのようなＣＰＵを使用した制御装置１０の従
来例を示す。回線端末装置としてはファクシミリ装置を
例示する。

同図において、２０は信号処理を行なうための系、つま
りエンコード・デコード系であり、４０はファクシミリ
装置の各種機構を駆動制御するためのシステム系を示す
。

エンコード・デコード系２ｏがら説明すると、２２は信
号処理制御を司どるＣＰＵ　（センタ・プロセッシング
・ユニット）である。２４は信号処理を行なうために必
要な各種制御プログラムが格納きれたＲＯＭ　（リード
・オンリー・メモリ）、２６は画像データを格納するた
めのＲＡＭ　（ランダム・アクセス・メモリ）である。

画像読取部３４で読み取られた画偉情報はインターフエ
ー・ス３２を経て一旦ＲＡＭ２６に格納ざれ、所定のタ
イミングで再び読み出ざれる。

また、回線側からの画像データは同じくインターフェー
ス２８を経て記録部３ｏに供給ざれてこれが記録きれる
。

読取部３４はＣＣＤ　（チャージ・カップルド・デバイ
ス）などを使用したイメージスキャナーであり、記録部
３０はこの例ではサーマルプリンタ構成である。

システム系４０もその制御を司どるＣＰＵ４２が設けら
れている。４４はシステム処理を行なうために必要な各
種制御プログラムが格納ざれたＲＯＭ，４６は画像デー
タを格納するためのＲＡＭである。

回線５４から入力した画偉データ（ファクシミリ信号）
はモデム４８を経て一旦ＲＡＭ４６に格納きれる。ＣＰ
Ｕ４２より出力ざれた機構系に対する制御信号はインタ
ーフェース５０を経て対応するメカ制御系５２に供給ざ
れて、対応する機構系（メカ）が制御きれる。機構系と
は、記録紙駆動手段、原稿搬送手段などをいう。

きて、回線５４より入力した画像データ（回線画像デー
タという）は一旦ＲＡＭ４６に格納ざれデコードしたの
ち、記録部３０に供給されてこれが記録ざれる。同様に
、読取部３４で読み取られた画像データ（読取画像デー
タという）はエンコードしたのち回線５４側に送出きれ
る。そのため、夫々のＣＰＵ２２．４２に設けられたシ
ステムバス１２．１４相互間は、第１のデータ転送手段
である本例ではデュアル・ボート・レジスタ（以下ＤＰ
Ｒという）６０によって連結ざれている。システムバス
とは、データパス、コントルールバス及びアドレスバス
の総称である。

回線画像データを記録する場合には、まずＣＰＵ４２を
使用して回線画像データがＤＰＲ６０に書き込まれ、こ
の書き込みが終了した段階で、今度は他方のＣＰＵ２２
を使用してこの回線画像データが読み出ざれ、読み出ざ
れた回線画偉データによって記録処理が行なわれる。

同じく、読取画像データを回線５４側に送出する場合に
は、ＣＰＵ２２を使用して読取画像データがＤＰＲ６０
に書き込まれ、この書き込みが終了した段階で、今度は
別のＣＰＵ４２を使用してＤＰＲ６０に書き込まれた読
取画像データが読み出ざれ、読み出ざれた読取画像デー
タがモデム４８を経て回線５４側に送出きれる。

［発明が解決しようとする課題］このように、２つのＣＰＵ２２．４２を用いてデータの
相互転送を行なう場合には、ＤＰＲ６０を使用するが、
ＤＰＲ６０は書き込みと読み出しとを同時に行なうこと
ができないため、書き込みあるいは読み出しが終了する
までは、次の処理を実行することができない。

そのため、データを効率よく転送することができないか
ら、データの書き込み、読み出し処理時間を短縮できな
かった。

そこで、この発明ではこのような点を考慮したものであ
って、データを効率よく転送できるようにして、データ
の高速処理を可能にした制御装置を提案するものである
。

［課題を解決するための手段コ上述した課題を解決するため、この発明においては、シ
ステム系の制御を司どるＣＰＵと、画像データ処理系を
制御するＣＰＵとが第１のデータ転送手段によって連結
されると共に、少なくとも２個のＲＡＭをスイッチングしながらデータ
格納を行う第２のデータ転送手段を有し、上記ＲＡＭに
対する書き込み、読み出しを交互に行なうことによって
、上記ＲＡＭに対する実質的な書き込み及び読み出し時
間をなくしたことを特徴とするものである。

［作　用］２つのｃＰＵ２２．４２（７）間はＤＰＲ６０で連結さ
れると共に、画像データの格納を行う第２のデータ転送
手段７０が設けられている。

回線画像データ及び読取画像データは何れもこのデータ
転送手段７０に設けられたＲＡＭ７２．７４に夫々書き
込まれ、そして読み出ざれる。この場合、一方のＲＡＭ
７２が書き込み状態にあるときには、他方のＲＡＭ？４
は読み出し状態に制ａｇきれる。

その結果、書き込み及び読み出し時間の実質的な待ち時
間がなくなる。これによって、高速処理が可能になる。

［実　施　例］続いて、この発明に係る制御装置の一例を、上述したフ
ァクシミリ装置の制御系に適用した場合につき第１図及
び第２図を参照して詳細に説明する。

この発明においても第３図に示した制御系とほぼ同一の
構成が採られている。したがって、同一の部分には同一
の符合を付し、その説明は省略する。

この発明では、ＣＰＵ２２．４２の間に画像データの格
納を行う第２のデータ転送手段７０が設けられる。第２
のデータ転送手段７０は、少なくとも２個のメモリ（Ｒ
ＡＭ）７２．７４が設けられ、一方が画像データの書き
込み状態にあるときには、他方は画像データの読み出し
状態にあるように夫々が制御ざれるものである。これに
よれば、一方のＲＡＭ７２に画像データを書き込んでい
るときに、他方のＲＡＭ７４では既に書き込まれた画像
データを読み出すことができる。

７６．７８はそのための制瀕スイッチであるが、これは
便宜的なものであって、実際にはソフト的にＲＡＭ７２
．７４に対する入出力関係が制御ざれる。

第２図は第２のデータ転送手段７０の具体例を示すもの
で、一対のＲＡＭ７２．７４に対して共通に、制御スイ
ッチ７６．７８として機能する画像データの選択手段８
０，アドレスデータの選択手段８２及びコントロールデ
ータの選択手段８４が夫々設けられる。選択手段８０．
８２及び８４は何れもパッファレジスタで構成きれ、夫
々図のように対応するバスに接続きれる。

そして、これら選択手段８０〜８４はその制御用レジス
タ８６の出力に基づいて制御ざれる。副御用レジスタ８
６ではデータパス上から、選択手段切り替え用のデータ
（１ビットデータ）が取り込まれ、その内容によって一
方のＲＡＭ？２若しくは７４が書き込み状態に、他方の
ＲＡＭ７４若しくは７２が読み出し状態に制御ざれる。

例えば、回線画像データを記録部３０に転送する場合で
あって、ＲＡＭ７２を書き込み状態に、ＲＡＭ７４を読
み出し状態に制御する場合には、データパスのうち、パ
スａとｂが接続ざれ、パスＣとｄが接続ざれる。アドレ
スパス及びコントロールパスも同様に、パスｅとｆが接
続ざれ、バスｇとｈが接続きれ、そしてバスｉとｋが接
続ざれ、バスａとｍが接続ざれる。

こうすると、ＲＡＭ７２に回線画像データを書伊込んで
いるときに、他方のＲＡＭ７４に書き込まれた回線画像
データを読み出すことができる。

ＲＡＭ７２への回線画像データの書き込みが終了すると
、次はＲＡＭ７４への回線画像データの書き込みが実行
ざれる。したがって、書き込み、読み出し状態が逆にな
り、バスの接続状態も逆に制＠ざれる。

つまり、データバスのうち、バスａとｄが接続きれ、バ
スＣとｂが接続ざれる。アドレスパス及びコントロール
バスも同様に、パスｅとｈが接続ざれ、パスｇとｆが接
続ざれ、そしてバスｉとｍが接続ざれ、パスａとｋが接
続ざれる。

読取画像データに関してもその処理動作は同じであるの
で、その説明は割愛する。

こうすれば，ＲＡＭ７２．７４への画像データの書き込
み及び読み出しのための実質的な待ち時間を大幅に短縮
できる。

因みに、従来の書き込み及び読み出し処理の場合には、
８ビット若しくは１６ピットの並列転送時間は、２ｋバ
イトのとき、大凡２ｍ秒程度必要である。しかし、この
発明による場合には、同じ条件で３μ秒程度に、書き込
み及び読み出し処理時間を短縮できる。

なお、上述においてどのタイミングで画像データの書き
込み、読み出しを行なうかは、コントロールバスのデー
タ（１ビット）によって決り、制御用レジスタ８６に取
り込まれたコントロールデータに基づいて切り替えタイ
ミングが制御ざれる。

上述では、回線端末装置としてファクシミリ装置を例示
したが、これに限られるものではない。

また、実施例においては地１のデータ転送手段としてＤ
ＰＲを示したが、シリアルデータによる通信及び単一方
向のレジスタによっても実現できる。

［発明の効果］以上説明したように、この発明によれば、画像データの
格納手段に設けられたＲＡＭに対する書き込み読み出し
を交互に行なうようにしたものである。

これによれば、ＲＡＭに対する書き込み及び読み出しの
ための実質的な待ち時間をなくすことがでぎる。そのた
め、データを効率よく転送することができるようになり
、大容量のデータ転送が可能になる。また、これによっ
て、従来よりも書き込み及び読み出し時間を大幅に短縮
でざるから、高速処理を実現できる特徴を有する。

【図面の簡単な説明】

第１図はこの発明に係る制御装置をファクシミリ装置の
制御系に適用したときの一例を示す系統図、第２図は画
像データ格納手段の具体的な系統図、第３図は従来の制
御装置の系統図である。１　０　・２０　・２２．４２　　・２４．４４　　・２６，４６，３０　・３４　・・・制擲装置・番エンコード・デコード系・・ＣＰＵ・・ＲＯＭ７２．７４・・ＲＡＭ・・記録部・・読取部４０　・４８　・６０　・７０　・・システム系・モデム・ＤＰＲ・第２のデータ転送手段

Claims

【特許請求の範囲】

（１）システム系の制御を司どるＣＰＵと、画像データ
処理系を制御するＣＰＵとが第１のデータ転送手段によ
って連結されると共に、少なくとも２個のＲＡＭをスイッチングしながらデータ
格納を行う第２のデータ転送手段を有し、上記ＲＡＭに
対する書き込み読み出しを交互に行なうことによって、
上記ＲＡＭに対する実質的な書き込み及び読み出し時間
をなくしたことを特徴とする制御装置。