JPH11272445A - インタフェース回路 - Google Patents

Abstract

(57)【要約】 【課題】 コンピュータとスキャナ入力装置との間で画
像情報を伝送するインタフェース回路において、低価格
で高速かつ高画質での画像転送の実現を可能とすること
を目的とする。 【解決手段】 画像読み取り手段１とＣＰＵ３との間に
制御部２、ライトバッファ４、リードバッファ５を設
け、コンピュータ側からスキャナ入力装置側へのデータ
の中に、コマンドかアドレスかリードかライトかを識別
するためのビットを設けることにより、インタフェース
中の制御データの転送回数と信号線数を減少させ、低価
格で高速かつ高画質での画像の転送を実現出来るインタ
フェース回路が得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はスキャナ入力装置、
具体的には、スキャナからの画像データをコンピュータ
に転送するとともに、コンピュータからスキャナ入力装
置へ制御コマンドやデータを転送するためのインタフェ
ース回路に関するものである。

【０００２】

【従来の技術】スキャナで読み込んだ写真等の画像デー
タを、コンピュータに入力して画像の編集や変形等の画
像処理を行うシステムが市場にある。このようなシステ
ムにおいて、文字データよりも著しくデータ量の多い画
像データを、速く、安く、正確にスキャナからコンピュ
ータへ伝送するインタフェース回路が必要である。

【０００３】図３は、従来のインタフェース回路を示す
ブロック図である。図３において、Ｃは、画像読み取り
手段１１と制御部１２を有するスキャナ入力装置であ
る。Ｄは、ＣＰＵ１３とライトバッファ１４とリードバ
ッファ１５を有するコンピュータを示している。

【０００４】画像読み取り手段１１は、スキャナ制御信
号ｏに応じて読み取った画像データｐを出力する。

【０００５】制御部１２は、ライトバッファ１４からリ
ード要求信号ｑが入力されると、ライトバッファリード
信号ｒをライトバッファ１４に出力することにより、ラ
イトバッファ１４から制御部アドレスｕ及びリードライ
ト識別信号ｓを読み取る。

【０００６】リードライト識別信号ｓがライトを示して
いる場合（ＣＰＵからのレジスタライト）には、ライト
バッファリード信号ｒを再びライトバッファ１４に出力
することにより、制御データｖを読み込んで制御部アド
レスｕで指定されるレジスタに格納する。

【０００７】一方、リードライト識別信号ｓがリードを
示している場合（ＣＰＵからのレジスタリード）には、
リードバッファライト信号ｔとともに制御部アドレスｕ
に格納されている制御データｗをコンピュータ側に出力
する。

【０００８】また、制御部１２は、画像読み取りの際
に、スキャナ制御信号ｏを制御することにより画像の読
み取りを行い、画像データｐとともにリードバッファラ
イト信号ｔをリードバッファ１５に出力する。

【０００９】ライトバッファ１４は、コンピュータＤ内
にあり、ＣＰＵライト信号ｘが入力されるとＣＰＵアド
レスｚや制御データｖを読み取ると共に、リード要求信
号ｑ及びＣＰＵアドレスｚに応じたリードライト識別信
号ｓを制御部１２に出力し、ライトバッファリード信号
ｒが入力されるとＣＰＵアドレスｚから得られる制御部
アドレスｕあるいは制御データｖを制御部１２に出力す
る。

【００１０】リードバッファ１５は、リードバッファラ
イト信号ｔが入力されると、スキャナ入力装置Ｃ側から
出力される制御データｗや画像データｐを読み取り、Ｃ
ＰＵリード信号ｙが入力されると、保持されている制御
データｗや画像データｐを出力する。

【００１１】次に図４に示すタイミングチャートを用い
て従来例の動作を説明する。ＣＰＵ１３からＣＰＵライ
ト信号ｘとＣＰＵアドレスｚ、制御データｖが出力され
ると、ライトバッファ１４部はＣＰＵアドレスｚと制御
データｖを取り込み、スキャナ入力装置側にリード要求
信号ｑを出力するとともに、ＣＰＵアドレスｚに応じた
リードライト識別信号ｓを出力する。

【００１２】制御部１２は、リード要求信号ｑが入力さ
れると、まずライトバッファリード信号ｒを出力し、コ
ンピュータ側のライトバッファ１４から出力される制御
部アドレスｕを読み込む。

【００１３】次に、制御部１２は、リードライト識別信
号ｓがライトの場合（ＣＰＵからのレジスタライト）
は、再びライトバッファリード信号ｒを出力し、ライト
バッファ１４から出力される制御データｖを読み込み、
先に読み込んだ制御部アドレスｕに対応するレジスタに
制御データｖを書き込む。

【００１４】一方、リードライト識別信号ｓがリードの
場合（ＣＰＵからのレジスタリード）は、リードバッフ
ァライト信号ｔと共に、先に読み込んだ制御部アドレス
ｕに対応するレジスタから制御データｗを取り出し、そ
れを出力する。

【００１５】リードバッファ１５は、リードバッファラ
イト信号ｔが入力されると、制御部１２から入力される
制御データｗを取り込む。そして、ＣＰＵ１３がＣＰＵ
リード信号ｙを出力すると、リードバッファ１５は保持
している制御データｗをＣＰＵ１３に対して出力する。

【００１６】画像読み込みの場合、制御部１２が画像読
み込みの開始を要求する制御データを受け取ると、スキ
ャナ制御信号ｏを出力することにより画像を読み込み、
その画像データｐをリードバッファ１５に出力させると
共にリードバッファライト信号ｔを出力する。

【００１７】リードバッファ１５は、リードバッファラ
イト信号ｔが入力されると画像データｐを取り込み、Ｃ
ＰＵ１３からのＣＰＵリード信号ｙに対応して画像デー
タｐをＣＰＵ１３に対して出力する。

【００１８】

【発明が解決しようとする課題】このようなインタフェ
ース回路においては、制御データのリード・ライトを行
う場合、インタフェース部分で常にアドレスと制御デー
タの２回転送を行う必要があり、転送速度が低下する。

【００１９】特に、スキャナ入力装置側にラインメモリ
ー等の記憶手段を備えていない場合には、画像転送を高
速かつ一定速度で実行しないと、スキャナの移動速度が
一定でなくなり、画質の低下を引き起こす。このため、
制御データ等の転送は通常、画像転送の隙間、すなわち
ダミーピクセル等無効画素の読み出し中等に行うが、こ
の制御データの転送に時間を費やすと、その画像転送の
隙間内に収まらず、画質の低下を引き起こす可能性があ
る。

【００２０】この解決法としては、まずアドレスとデー
タを分離し、両者を同時に転送することにより転送速度
を上げるという方法があるが、この場合、インタフェー
ス部分の信号線数が増加し、コストアップにつながる。

【００２１】また、スキャナの動作の指定等をコマンド
形式にし、転送を１回にする方法もあるが、この場合は
コマンドか通常のアドレスかを識別する信号線が別途必
要になり、コストアップにつながる可能性があるという
問題があった。

【００２２】本発明はこのような問題点を解決し、低価
格で高速かつ高画質での画像の転送を実現出来るインタ
フェース回路を提供することを目的とする。

【００２３】

【課題を解決するための手段】本発明のインタフェース
回路においては、画像読み取り手段とＣＰＵとの間に制
御部、ライトバッファ、リードバッファを設け、コンピ
ュータ側からスキャナ入力装置側へのデータの中に、そ
のデータがコマンドかアドレスか、または、リードかラ
イトかを識別するためのビットを設けたものである。

【００２４】本発明によれば、低価格で高速かつ高画質
での画像の転送を実現出来るインタフェース回路が得ら
れる。

【００２５】

【発明の実施の形態】本発明の請求項１に記載の発明
は、コンピュータとスキャナ入力装置との間で画像情報
を伝送するインタフェース回路において、前記コンピュ
ータ側のＣＰＵと前記スキャナ入力装置側の画像読み取
り手段との間に、前記ＣＰＵから発行される制御コマン
ドやデータを一時保持し、スキャナ入力装置側に読み出
し要求信号を発行するとともに、スキャナ入力装置側か
らのリード信号に応じて、保持している制御コマンドや
データをスキャナ入力装置側に出力するライトバッファ
部、スキャナ入力装置側からのライト信号が入力される
と、スキャナ入力装置側から出力される制御データや画
像データを一時保持し、前記ＣＰＵからのリード信号に
応じてそのデータを出力するリードバッファ部、前記画
像読み取り手段からの画像データの出力を制御するとと
もに、前記ライトバッファ部からの読み出し要求信号が
あれば、リード信号を出力することにより前記ライトバ
ッファ部からの制御コマンドやデータの読み込みを行
い、また、ライト信号を出力することにより前記リード
バッファ部への制御データや画像データの書き込みを行
う制御部を有し、前記コンピュータ側から前記スキャナ
入力装置側へのデータの中に、コマンドかアドレスかを
識別するためのビットを設けたインタフェース回路であ
り、低価格で高速かつ高画質での画像の転送を可能とす
る作用を有する。

【００２６】請求項２記載の発明は、コンピュータ側か
らスキャナ入力装置側へのデータの中に、ライトかリー
ドを識別するためのビットを設けた請求項１記載のイン
タフェース回路であり、低価格で高速かつ高画質での画
像の転送を可能とする作用を有する。

【００２７】以下、本発明の実施の形態について、図１
と図２を用いて説明する。 （実施の形態１）図１は本発明の請求項１記載のインタ
フェース回路を示すブロック図である。

【００２８】図１において、Ａは画像読み取り手段１と
制御部２を有し、画像原稿から画像データを読み取るス
キャナ入力装置であり、ＢはＣＰＵ３とライトバッファ
４とリードバッファ５を有し、情報処理を行うコンピュ
ータを示す。

【００２９】画像読み取り手段１は、スキャナ制御信号
ａに応じて読み取った画像の画像データｂを出力するＣ
ＣＤ、密着型イメージセンサ等である。

【００３０】制御部２は、ライトバッファ４からリード
要求信号ｃが入力されると、ライトバッファリード信号
ｄをライトバッファ４へ出力することにより、アドレス
／コマンドｇを読み取り、このアドレス／コマンドｇが
コマンドを示している場合（コマンドライト）にはその
コマンドｇを実行し、アドレスを示している場合には、
リードライト識別信号ｅがライトを示していれば（ＣＰ
Ｕからのレジスタライト）、再び、ライトバッファリー
ド信号ｄを出力することにより制御データｈを読み込ん
でアドレスｇで指定されるレジスタに格納する。

【００３１】一方、リードライト識別信号ｅがリードを
示していれば（ＣＰＵからのレジスタリード）、リード
バッファライト信号ｆとともにアドレスｇに格納されて
いる制御データｉをコンピュータ側に出力する。

【００３２】また、画像読み取りの際には、制御部２が
スキャナ制御信号ａを制御することにより、画像読み取
り手段１が画像の読み取りを行い、画像データｂととも
にリードバッファライト信号ｆをリードバッファ５に出
力する。

【００３３】ライトバッファ４は、ＣＰＵライト信号ｊ
が入力されるとアドレス／コマンドｇや制御データｈを
読み取ると共に、リード要求信号ｃ及びアドレス／コマ
ンドｇに応じたリードライト識別信号ｅを制御部２に出
力し、ライトバッファリード信号ｄが入力されるとアド
レス／コマンドｇあるいは制御データｈをスキャナ入力
装置側に出力する。

【００３４】リードバッファ５は、制御部２よりリード
バッファライト信号ｆが入力されると、スキャナ装置側
から出力される制御データｉや画像データｂを読み取
り、ＣＰＵリード信号ｋが入力されると保持されている
制御データｉや画像データｂを出力する。

【００３５】なお、リードバッファ５中に、大容量の画
像データを一時蓄積するためのＤＲＡＭやＦＩＦＯ、フ
ィールドメモリー、ラインメモリー等の記憶手段を設け
ることもある。

【００３６】次に、図２を用いてインタフェース回路の
動作を説明する。図２は、本発明の実施の形態１による
インタフェース回路の動作を示すタイミングチャートで
ある。図２において、ＣＰＵ３からＣＰＵライト信号ｊ
とアドレス／コマンドｇと制御データｈが出力される
と、ライトバッファ４部はアドレス／コマンドｇと制御
データｈを取り込み、制御部２にリード要求信号ｃを出
力するとともに、アドレス／コマンドｇに応じたリード
ライト識別信号ｅを出力する。制御部２は、リード要求
信号ｃが入力されると、まず、ライトバッファリード信
号ｄを出力し、コンピュータ側のライトバッファ４から
出力されるアドレス／コマンドｇを読み込む。

【００３７】次に、制御部２は、読み込んだアドレス／
コマンドｇ中のコマンドかアドレスを示すビットがコマ
ンドを示している場合（コマンドライト）にはそのコマ
ンドを実行し、アドレスを示している場合には、リード
ライト識別信号ｅがライトの時（ＣＰＵからのレジスタ
ライト）は、ライトバッファリード信号ｄを再び出力
し、ライトバッファ４から出力される制御データｈを読
み込み、先に読み込んだアドレスｇに対応するレジスタ
に制御データｈを書き込む。

【００３８】一方、リードライト識別信号ｅがリードの
時（ＣＰＵからのレジスタリード）は、リードバッファ
ライト信号ｆと共に、先に読み込んだアドレスｇに対応
するレジスタから制御データｉを取り出し、それを出力
する。

【００３９】リードバッファ５は、リードバッファライ
ト信号ｆが入力されると、制御部２から入力される制御
データｉを取り込む。そして、ＣＰＵ３がＣＰＵリード
信号ｋを出力すると、リードバッファ５は保持している
制御データｉをＣＰＵ３に対して出力する。

【００４０】コマンドで画像読み込みが指定されると、
制御部２はコマンドｇを受け取った後、スキャナ制御信
号ａを出力し、画像読み取り手段１に画像を読み込ま
せ、その画像データｂをリードバッファ５に出力させ
る。そして、その画像データｂと共に、リードバッファ
ライト信号ｆを出力する。

【００４１】リードバッファ５は、リードバッファライ
ト信号ｆが入力されると画像データｂを取り込み、ＣＰ
Ｕ３からのＣＰＵリード信号ｋに対応して画像データｂ
をＣＰＵ３に対して出力する。

【００４２】従って、コンピュータ側からスキャナ入力
装置側へのインタフェースのデータであるアドレス／コ
マンドｇ中に、コマンドかアドレスかを識別するための
ビットを設けることにより、ＣＰＵ３からのコマンドの
発行については、インタフェース中の転送を１回に減ら
すことが可能になる。

【００４３】（実施の形態２）本発明の実施の形態２に
よるインタフェース回路は、図１における本発明の実施
の形態１のインタフェース回路のブロック図において、
リードライト識別信号ｅの代わりに、アドレス／コマン
ドｇ中にリードかライトかを識別するためのビットを設
けたものである。

【００４４】この場合、制御部２は、ライトバッファリ
ード信号ｄを出力することによりアドレス／コマンドｇ
を読み込んだ後、読み込んだアドレス／コマンドｇ中の
コマンドかアドレスかを識別するためのビットがコマン
ドを示している場合にはそのコマンドを実行し、アドレ
スを示している場合には、アドレス／コマンドｇ中のラ
イトかリードを識別するためのビットがライトの時（Ｃ
ＰＵからのレジスタライト）は、ライトバッファリード
信号ｄを再び出力し、ライトバッファ４から出力される
制御データｈを読み込み、先に読み込んだアドレスｇに
対応するレジスタに制御データｈを書き込む。

【００４５】一方、アドレス／コマンドｇ中のライトか
リードを識別するためのビットがライトの時（ＣＰＵか
らのレジスタリード）は、リードバッファライト信号ｆ
と共に、先に読み込んだアドレスｇに対応するレジスタ
から制御データｉを取り出し、それを出力する。

【００４６】従って、アドレス／コマンドｇ中にリード
かライトを示すビットを設けることにより、インタフェ
ース中の信号線であるリードライト識別信号ｅをなくす
ことが出来る。

【００４７】なお、実施の形態１および実施の形態２で
は、リードバッファ５からのデータの読み出しをＣＰＵ
によるリードで行っていたが、ＤＭＡを用いても、同じ
効果が得られる。

【００４８】

【発明の効果】以上のように本発明によれば、画像読み
取り手段とＣＰＵとの間に制御部、ライトバッファ、リ
ードバッファを設け、コンピュータ側からスキャナ入力
装置側へのデータの中に、コマンドかアドレスかリード
かライトかを識別するためのビットを設けることによ
り、インタフェース中の制御データの転送回数と信号線
数を減少させ、低価格で高速かつ高画質での画像の転送
を実現出来るインタフェース回路を提供できるという有
利な効果が得られる。

【図面の簡単な説明】

【図１】本発明の実施の形態１によるインタフェース回
路を示すブロック図

【図２】本発明の実施の形態１によるインタフェース回
路の動作を示すタイミングチャート

【図３】従来のインタフェース回路を示すブロック図

【図４】従来のインタフェース回路の動作を示すタイミ
ングチャート

【符号の説明】

１ 画像読み取り手段 ２ 制御部 ３ ＣＰＵ ４ ライトバッファ ５ リードバッファ １１ 画像読み取り手段 １２ 制御部 １３ ＣＰＵ １４ ライトバッファ １５ リードバッファ

Claims (2)

【特許請求の範囲】
1. 【請求項１】コンピュータとスキャナ入力装置との間で
   画像データを伝送するインタフェース回路において、前
   記コンピュータ側のＣＰＵと前記スキャナ入力装置側の
   画像読み取り手段との間に、前記ＣＰＵから発行される
   制御コマンドやデータを一時保持し、スキャナ入力装置
   側に読み出し要求信号を発行するとともに、スキャナ入
   力装置側からのリード信号に応じて、保持している制御
   コマンドやデータをスキャナ入力装置側に出力するライ
   トバッファ部、スキャナ入力装置側からのライト信号が
   入力されると、スキャナ入力装置側から出力される制御
   データや画像データを一時保持し、前記ＣＰＵからのリ
   ード信号に応じてそのデータを出力するリードバッファ
   部、前記画像読み取り手段からの画像データの出力を制
   御するとともに、前記ライトバッファ部からの読み出し
   要求信号があれば、リード信号を出力することにより前
   記ライトバッファ部からの制御コマンドやデータの読み
   込みを行い、また、ライト信号を出力することにより前
   記リードバッファ部への制御データや画像データの書き
   込みを行う制御部を有し、前記コンピュータ側から前記
   スキャナ入力装置側へのデータの中に、コマンドかアド
   レスかを識別するためのビットを設けたインタフェース
   回路。
2. 【請求項２】コンピュータ側からスキャナ入力装置側へ
   のデータの中に、ライトかリードかを識別するためのビ
   ットを設けた請求項１記載のインタフェース回路。