JPH02242231A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は、液晶表示装置、特に、薄膜トランジスタ等を
使用したアクティブ・マトリクス方式の液晶表示装置に
関する。

【従来の技術］ アクティブ・マトリクス方式の液晶表示装置は。 マトリクス状に配列された複数の画素電極の各々に対応
して非線形素子（スイッチング素子）を設けたものであ
る。各画素における液晶は理論的には常時酩動（デユー
ティ比１．０）されているので、時分割駆動方式を採用
している、いわゆる単純マトリクス方式と比べてアクテ
ィブ方式はココントラストが良く特にカラーでは欠かせ
ない技術となりつつある。スイッチング素子として代表
的なものとしては薄膜トランジスタ（ＴＰＴ）がある。 従来のアクティブ・マトリクス方式のカラー液晶表示装
置においては、薄膜トランジスタのソース電極、ドレイ
ン電極のクロムからなる第１導電膜上にアルミニウムを
有する第２導電膜を形成し、第２導電膜上にＩＴＯ膜（
透明導電膜）からなる第３導電膜形成し、第２導電膜の
チャンネル側の端部と第３導電膜膜のチャンネル側の端
部とを一致させている。 なお、ＴＰＴを使用したアクティブ・マトリクス液晶表
示装置は、たとえば「冗長構成を採用した１２．５型ア
クテイブ・マトリクス方式カラー液晶デイスプレィ」、
日経エレクトロニクス、頁１９３〜２１０．１９８６年
１２月１５日１日経マグロウヒル社発行、で知られてい
る。 【発明が解決しようとする問題点】 しかし、このような液晶表示装置においては、第２導電
膜と第３導電膜とのアライメントずれがあると、第２導
電膜の一部が第３導電膜によって被覆されなくなるので
、アルミニウムホイスカが発生し、アルミニウムホイス
カによって第３導電膜上に設けられた保護膜が剥がれた
り、保護膜に穴があくことがある。この場合には、保護
膜を選択的にエツチングするためのレジストの現像液等
の後の工程の処理液が第３導電膜、第２導電膜まで達し
、この処理液によって第３導電膜、第２導電膜が溶解し
、液晶が変質することがある。また、第２導電膜と第３
導電膜とのアライメントずれがな（とも、第３導電膜を
形成するときのレジストによって第２導電膜が覆われな
いから、第３導電膜を形成するときの現像液によって第
２導電膜が溶解することがある。 この発明は上述の課題を解決するためになされたもので
、液晶が変質することがなく、またソース電極、ドレイ
ン電極の導電膜が溶解することがない液晶表示装置を提
供することを目的とする。 （課題を解決するための手段］ この目的を達成するため、この発明においては、薄膜ト
ランジスタと画素電極とを画素の一構成要素するアクテ
ィブ・マトリクス方式の液晶表示装置において、上記薄
膜トランジスタのソース電極、ドレイン電極のアルミニ
ウムを有する第１の膜に上にアルミニウム以外の金属を
有する第２の膜を設け、上記第２の膜のチャンネル側の
端部を上記第１の膜のチャンネル側の端部より内側に位
置させる。 ［作用］ この液晶表示装置においては、薄膜トランジスタのソー
ス電極、ドレイン電極のアルミニウムを有する第１の膜
に上にアルミニウム以外の金属を有する第２の膜を設け
、第２の膜のチャンネル側の端部を第１の膜のチャンネ
ル側の端部より内側に位置させているから、第１の膜と
第２の膜とのアライメントずれがあったとしても、第１
の膜は第２の膜によって被覆されるので、アルミニウム
ホイスカが発生することがなく、また第２の膜を形成す
るときのレジストによって第１の膜が覆われる。 ［実施例］ 以下、本発明の構成について、アクティブ・マトリクス
方式のカラー液晶表示装置に本発明を適用した実施例と
ともに説明する。 なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。 第１図は本発明が適用されるアクティブ・マトリクス方
式カラー液晶表示装置の一画素とその周辺を示す平面図
であり、第２Ａ図は第１図のＩＩＢ−ｎＢ切断線におけ
る断面と表示パネルのシール部付近の断面を示す図であ
り、第２Ｂ図は第１図のｎｃ−ｎｃ切断線における断面
図である。また、第３図（要部平面図）には、第１図に
示す画素を複数配置したときの平面図を示す。 （画素配置） 第１図に示すように、各画素は、隣接する２本の走査信
号線（ゲート信号線又は水平信号線）ＧＬと、隣接する
２本の映像信号線（ドレイン信号線又は垂直信号線）Ｄ
Ｌとの交差領域内（４本の信号線で囲まれた領域内）に
配置されている。各画素は薄膜トランジスタＴＰＴ、画
素電極ＩＴＯＩおよび付加容量Ｃａｄｄを含む。走査信
号線ＧＬは、列方向に延在し、行方向に複数本配置され
ている。 映像信号線ＤＬは、行方向に延在し、列方向に複数本配
置されている。 （パネル断面全体構造） 第２Ａ図に示すように、液晶層ＬＣを基準に下部透明ガ
ラス基板５ＵＢＩ側には薄膜トランジスタＴＰＴおよび
透明画素電極ＩＴＯＩが形成され、上部透明ガラス基板
５ＵＢＺ側には、カラーフィルタＦＩＬ、遮光用ブラッ
クマトリクスパターンＢＭが形成されている。下部透明
ガラス基板５ＵＢｌ側は、たとえば、１．１　［ｍｍｌ
程度の厚さで構成されている。 第２Ａ図の中央部は一画素部分の断面を示しているが、
左側は透明ガラス基板５ＵＢＩおよび５ＵＢ２の左側縁
部分で外部引出配線の存在する部分の断面を示している
。右側は、透明ガラス基板５ＵＢＩおよび５ＵＢ２の右
側縁部分で外部引出配線の存在しない部分の断面を示し
ている。 第２Ａ図の左側、右側のそれぞれに示すシール材ＳＬは
、液晶ＬＣを封止するように構成されており、液晶封入
口（図示していない）を除く透明ガラス基板５ＵＢＩお
よび５ＵＢ２の縁周囲全体に沿って形成されている。シ
ール材ＳＬは、たとえば、エポキシ樹脂で形成されてい
る。 前記上部透明ガラス基板５ＵＢＺ側の共通透明画素電極
ＩＴＯ２は、少なくとも一個所において、銀ペースト材
ＳＩＬによって、下部透明ガラス基板５ＵＢＩ側に形成
された外部引出配線に接続されている。この外部引出配
線は、前述したゲート電極ＧＴ、ソース電極ＳＤＩ、ド
レイン電極ＳＤ２のそれぞれと同一製造工程で形成され
る。 配向膜○ＲＩＩおよび０ＲＩ２、透明画素電極ＩＴＯ１
共通透明画素電極ＩＴ○、保護膜ＰＳＶ１およびＰＳＶ
２、絶縁膜ＧＩのそれぞれの層は、シール材ＳＬの内側
に形成される。偏光板ＰＯＬは、下部透明ガラス基板５
ＵＢＩ、上部透明ガラス基板５ＵＢ２のそれぞれの外側
の表面に形成されている。 液晶ＬＣは、液晶分子の向きを設定する下部配向膜０Ｒ
ＩＩおよび上部配向膜０ＲＩ２の間に封入され、シール
部ＳＬよってシールされている。 下部配向膜○ＲＩＩは、下部透明ガラス基板５ＵＢＩ側
の保護膜ＰＳＶＩの上部に形成される。 上部透明ガラス基板５ＵＢ２の内側（液晶側）の表面に
は、遮光膜ＢＭ、カラーフィルタＦＩＬ、保護膜ＰＳＶ
２、共通透明画素電極（ＣＯＭ）ＩｒＯ２および上部配
向膜○ＲＩ２が順次積層して設けられている。 この液晶表示装置は、下部透明ガラス基板５ＵＢ１側、
上部透明ガラス基板５ＵＢ２側のそれぞれの層を別々に
形成し、その後、上下透明ガラス基板５ＵＢＩおよび５
ＵＢ２を重ね合せ、両者間に液晶ＬＣを封入することに
よって組み立てられる。 （薄膜トランジスタＴＰＴ＞ 薄膜トランジスタＴＰＴは、ゲート電極ＧＴに正のバイ
アスを印加すると、ソース−ドレイン間のチャネル抵抗
が小さくなり、バイアスを零にすると、チャネル抵抗は
大きくなるように動作する。 各画素の薄膜トランジスタＴＰＴは、画素内において３
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジスタ）ＴＦＴＩ、ＴＦＴ２およびＴＦＴ３で構成
されている。薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそ
れぞれは、実質的に同一サイズ（チャンネル長と幅が同
じ）で構成されている。この分割された薄膜トランジス
タＴＰＴＩ〜ＴＦＴ３のそれぞれは、主に、ゲート電極
ＧＴ、ゲート絶縁膜Ｇ１．ｉ型（真性、１ｎｔｒｉｎｓ
ｉｃ、導電型決定不純物がドープされていない）非晶質
シリコン（Ｓｉ）からなるｉ型半導体ＪｌｉＡＳ、一対
のソース電極ＳＤＩおよびドレイン電極ＳＤ２で構成さ
れている。なお、ソース・ドレインＩま本来その間のバ
イアス極性によって決まり、本表示装置の回路ではその
極性は動作中反転するので、ソース・ドレインは動作中
入れ替わると理解されたｂｌ。 しかし以下の説明でも、便宜上一方をソース、他方をド
レインと固定して表現する。 （ゲート電極ＧＴ＞ ゲート電極ＧＴは、第４図（第１図の層ｇ１、ｇ２およ
びＡＳのみを描いた平面図）しこ詳細しこ示すように、
走査信号線ＧＬから垂直方向（第１図および第４図にお
いて上方向）に突出する形状で構成されている（丁字形
状に分岐されてν）る）。 ゲート電極ＧＴは、薄膜トランジスタＴＰＴＩ〜ＴＦＴ
３のそれぞれの形成領域まで突出するように構成されて
いる。薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれ
のゲート電極ＧＴｕ±、一体しこ（共通ゲート電極とし
て）構成されており、走査信号線ＧＬに連続して形成さ
れてｌ、Ｎる。ゲート電極ＧＴは、薄膜トランジスタＴ
ＰＴの形成領域番こおいて大きい段差を作らなし）よう
しこ、単層の第１導電膜ｇ１で構成する。第１導電膜ｇ
１は、たとえばスパッタで形成されたクロム（Ｃｒ）膜
を用い、１０００［人］程度の膜厚で形成する。 このゲート電極ＧＴは、第１図、第２Ａ図および第４図
に示されているように、半導体Ｊ１５ＡＳを完全に覆う
よう（下方からみて）それより太き目に形成される。し
たがって、基板５ＵＢＩの下方に蛍光灯等のバックライ
トＢＬを取付けた場合、この不透明のＣｒゲート電極Ｇ
Ｔが影となって、半導体層Ａｓにはバックライト光が当
たらず、光照射による導電現象すなわちＴＰＴのオフ特
性劣化は起きにくくなる。なお、ゲート電極ＧＴの本来
の大きさは、ソース・ドレイン電極ＳＤＩとＳＤ２間を
またがるに最低限必要な（ゲート電極とソース・ドレイ
ン電極の位置合わせ余裕分も含めて）＠を持ち、チャン
ネル＠Ｗを決めるその奥行き長さはソース・ドレイン電
極間の距離（チャンネル長）Ｌとの比、すなわち相互コ
ンダクタンスｇａを決定するファクタＷ／Ｌをいくつに
するかによって決められる。 本実施例におけるゲート電極の大きさは勿論、上述した
本来の大きさよりも大きくされる。 ゲート電極ＧＴのゲートおよび遮光の機能面がらだけで
考えれば、ゲート電極ＧＴおよび走査信号線線ＧＬは単
一の層で一体に形成しても良く、この場合不透明導電材
料としてＳｉを含有させたＡ１、純Ａ１．Ｐｄを含有さ
せたＡ１等を選ぶことができる。 （走査信号線ＯＬ＞ 前記走査信号線ＯＬは、第１導電膜ｇ１およびその上部
に設けられた第２導電膜ｇ２からなる複合膜で構成され
ている。この走査信号線ＧＬの第１導電膜ｇ１は、前記
ゲート電極ＧＴの第１導電膜ｇ１と同一製造工程で形成
され、かつ一体に構成されている。第２導電膜ｇ２は、
たとえば、スパッタで形成されたアルミニウム（Ａ　Ｉ
　）［を用い、１ｏｏｏ〜５５００［人コ程度の膜厚で
形成する。第２導電膜ｇ２は、走査信号線ＧＬの抵抗値
を低減し、信号伝達速度の高速化（画素の情報の書込特
性向上）を図ることができるように構成されている。 また、走査信号線ＯＬは、第１導電膜ｇ１の幅寸法に比
べて第２導電膜ｇ２の幅寸法を小さく構成している。す
なわち、走査信号線ＧＬは、その側壁の段差形状がゆる
やかになっている。 （ゲート絶縁膜ＧＩ＞ 絶縁膜ＧＩは、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の
それぞれのゲート絶縁膜として使用される。絶縁膜ＧＩ
は、ゲート電極ＧＴおよび走査信号、１ｉＧＬの上層に
形成されている。、１１！！縁膜ＧＩは。 たとえば、プラズマＣＶＤで形成された窒化珪素膜を用
い、３０００［入］程度の膜厚で形成する。 （半導体層ＡＳ＞ ｉ型半導体層ＡＳは、第４図に示すように、複数に分割
された薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれ
のチャネル形成領域として使用される。ｉ型半導体層Ａ
Ｓは、アモーファスシリコン膜又は多結晶シリコン膜で
形成し、約１８００Ｃ人コ程度の膜厚で形成する。 このｉ型半導体層ＡＳは、供給ガスの成分を変えてＳｉ
３Ｎ、ゲート絶縁膜ＧＩの形成に連続して、同じプラズ
マＣＶＤ装置で、しかもその装置から外部に露出するこ
となく形成される。また、オーミックコンタクト用のＰ
をドープしたＮ”１ｄＱ（第２Ａ図）も同様に連続して
約４００［人コの厚さに形成される。しかる後下側基板
５ＵＢ１はｃ■Ｄ装置から外に取り出され、写真処理技
術により、Ｎ＋層ｄｏおよびｉ　／ｌ　Ａ　Ｓは第１図
、第２Ａ図および第４図に示すように独立した島にパタ
ーニングされる。 ｉ型半導体層ＡＳは、第１図および第４図に詳細に示す
ように、走査信号線ＧＬと映像信号線ＤＬとの交差部（
クロスオーバ部）の両者間にも設けられている。この交
差部ｉ型半導体、ＩＩＡＳは、交差部における走査信号
ｇＧＬと映像信号線ＤＬとの短絡を低減するように構成
されている。 （ソース・ドレイン電極ＳＤＩ、５Ｄ２３＞複数に分割
された薄膜トランジスタＴＰＴ１〜ＴＦＴ３のそれぞれ
のソース電極ＳＤＩとドレイン電極ＳＤ２とは、第１図
、第２Ａ図および第５図（第１図の層ｄ１〜ｄ３のみを
描いた平面図）で詳細に示すように、半導体層ＡＳ上に
それぞれ離隔して設けられている。 ソース電極ＳＤＩ、ドレイン電極ＳＤ２のそれぞれは、
Ｎ＋型半導体ＭｄＯに接触する下層側から、第１導電膜
ｄ１、第２導電膜ｄ２、第３導電膜ｄ３を順次重ね合わ
せて構成されている。ソース電極ＳＤＩの第１導電膜ｄ
１、第２導電膜ｄ２および第３導電膜ｄ３は、ドレイン
電極ＳＤ２のそれぞれと同一製造工程で形成される。 第１導電膜ｄ１は、スパッタで形成したクロム膜を用い
、５００〜１ｏｏｏ［人コの膜厚（本実施例では。 ６００［人コ程度の膜厚）で形成する。クロム膜は、膜
厚を厚く形成するとストレスが大きくなるので、２００
０［人コ程度の膜厚を越えない範囲で形成する。 クロム膜は、Ｎ＋型型半導体Ｎｄ上の接触が良好である
。クロム膜は、後述する第２導電膜ｄ２のアルミニウム
がＮ＋型半導体層ｄＯに拡散することを防止する、所謂
バリア層を構成する。第１導電膜ｄ１としては、クロム
膜の他に、高融点金属（Ｍｏ、Ｔｉ、Ｔａ、Ｗ）膜、高
融点金属シリサイド（ＭｏＳｉ２、Ｔ　ｉ　Ｓ　ｉ　２
、ＴａＳｉ、、ＷＳｉ２）膜で形成してもよい。 第１導電膜ｄ１を写真処理でパターニングした後、同じ
写真処理用マスクで或は第１導電膜ｄ１をマスクとして
Ｎ＋層ｄｏが除去される。つまり、ｉ　Ｊｌ　Ａ　Ｓ上
に残っていたＮ＋層ｄＯは第１導電膜ｄ１以外の部分が
セルファラインで除去される。 このとき、Ｎ”、ＩＩｄＯはその厚さ分は全て除去され
るようエッチされるのでｉ層ＡＳも若干その表面部分で
エッチされるが、その程度はエッチ時間で制御すれば良
い。 しかる後第２導電膜ｄ２が、アルミニウムのスパッタリ
ングで３０００〜５５００［入コの膜厚（本実施例では
、３５００［人］程度の膜厚）に形成される。アルミニ
ウム膜は、クロム膜に比べてストレスが小さく、厚い膜
厚に形成することが可能で、ソース電極ＳＤＩ、ドレイ
ン電極ＳＤ２および映像信号線ＤＬの抵抗値を低減する
ように構成されている。 第２導電膜ｄ２としては、アルミニウム膜の他に、シリ
コン（Ｓ　ｉ）や銅（Ｃｕ）を添加物として含有させた
アルミニウム膜で形成してもよい。 第２導電膜ｄ２の写真処理技術によるパターニング後第
３導電膜ｄ３が形成される。この第３導電膜ｄ３はスパ
ッタリングで形成された透明導電膜（Ｉｎｄｕｉｍ−Ｔ
ｉｎ−Ｏｘｉｄｅ　Ｉ　Ｔ○：ネサ膜）から成り、１０
００〜ｚｏｏｏｃ人］の膜厚（本実施例では、１２００
［人］程度の膜厚）で形成される。この第３導電膜ｄ３
は、ソース電極ＳＤ１．　　ドレイン電極ＳＤ２および
映像信号線ＤＬを構成すると共に、透明画素電極ＩＴＯ
Ｉを構成するようになっている。 ソース電極ＳＤ１の第１導電膜ｄ１．ドレイン電極ＳＤ
２の第１導電膜ｄ１のそれぞれは、上層の第２導電膜ｄ
２および第３導電膜ｄ３に比べて内側に（チャンネル領
域内に）大きく入り込んでいる。つまり、これらの部分
における第１導電膜ｄ１は１層ｄ２、ｄ３とは無関係に
薄膜トランジスタＴＰＴのゲート長りを規定できるよう
に構成されている。 また、第３導電膜ｄ３のチャンネル側の端部は第２導電
膜ｄ２のチャンネル側の端部より内側に位置しているか
ら、第２導電膜ｄ２と第３導電膜ｄ３とのアライメント
ずれがあったとしても、第２導電膜ｄ２は第３導電膜ｄ
３によって被覆されるので、アルミニウムホイスカが発
生することがない。このため、アルミニウムホイスカに
よって第３導電膜ｄ３上に設けられた保護膜ＰＳＶＩが
剥がれたり、保護膜ＰＳＶＩに穴があくことがないから
、後の工程の処理液が第２導電膜ｄ２、第３導電膜ｄ３
まで達することがないので、この処理液によって第２導
電膜ｄ２．第３導電膜ｄ３が溶解することがないため、
液晶ＬＣが変質することはない。また、第３導電膜ｄ３
を形成するときのレジストによって第２導電膜ｄ２が覆
われるから、第３導電膜ｄ３を形成するときの現像液に
よって第２導電膜ｄ２が溶解することがない。 ソース電極ＳＤＩは、前記のように、透明画素電極ＩＴ
ＯＩに接続されている。ソース電極ＳＤＩは、ｉ型半導
体層ＡＳの段差形状（第１導電膜ｇ１の膜厚、Ｎ”Ｍｄ
Ｏの膜厚およびｉ型半導体層ＡＳの膜厚とを加算した膜
厚に相当する段差）に沿って構成されている。具体的に
は、ソース電極ＳＤＩは、ｉ型半導体層ＡＳの段差形状
に沿って形成された第１導電膜ｄ１と、この第１導電膜
ｄ１の上部にそれに比べて透明画素電極ＩＴＯＩと接続
される側を小さいサイズで形成した第２導電膜ｄ２と、
この第２導電膜から露出する第１導電膜ｄ１に接続され
た第３導電膜ｄ３とで構成されている。ソース電極ＳＤ
Ｉの第２導電膜ｄ２は、第１導電膜ｄ１のクロム膜がス
トレスの増大から厚く形成できず、ｉ型半導体層ＡＳの
段差形状を乗り越えられないので、このｉ型半導体ＲＡ
Ｓを乗り越えるために構成されている。つまり、第２導
電膜ｄ２は、厚く形成することでステップカバレッジを
向上している。第２導電膜ｄ２は、厚く形成できるので
、ソース電極ＳＤＩの抵抗値（ドレイン電極ＳＤ２や映
像信号線ＤＬについても同様）の低減に大きく寄与して
いる。第３導電膜ｄ３は、第２導電膜ｄ２のｉ型半導体
層ＡＳに起因する段差形状を乗り越えることができない
ので、第２導電膜ｄ２のサイズを小さくすることで露出
する第１導電膜ｄ１に接続するように構成されている。 第１導電膜ｄ１と第３導電膜ｄ３とは、接着性が良好で
あるばかりか、両者間の接続部の段差形状が小さいので
、確実に接続することができる。 （画素電極ＩＴ○１） 前記透明画素電極ＩＴＯＩは、各画素毎に設けられてお
り、液晶表示部の画素電極の一方を構成する。透明画素
電極ＩＴＯＩは、画素の複数に分割された薄膜トランジ
スタＴＰＴＩ〜ＴＦＴ３のそれぞれに対応して３つの透
明画素電極（分割透明画素電極）Ｅｌ、Ｅ２、Ｅ３に分
割されている。 透明画素電極Ｅ１〜Ｅ３は各々薄膜トランジスタＴＰＴ
のソース電極ＳＤＩに接続されている。 透明画素電極Ｅ１〜Ｅ３のそれぞれは、実質的に同一面
積となるようにパターニングされている。 このように、１画素の薄膜トランジスタＴＰＴを複数の
薄膜トランジスタＴＰＴＩ〜ＴＦＴ３に分割し、この複
数に分割された薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の
それぞれに複数に分割した透明画素電極Ｅ１〜Ｅ３のそ
れぞれを接続することにより１分割された一部分（たと
えば、ＴＦＴｌ）が点欠陥になっても、画素全体でみれ
ば点欠陥でなくなる（Ｔ　Ｆ　Ｔ　２およびＴＦＴ３が
欠陥でない）ので、点欠陥の確率を低減することができ
、また欠陥を見にくくすることができる。。 また、前記画素の分割された透明画素電極Ｅ１〜Ｅ３の
それぞれを実質的に同一面積で構成することにより、透
明画素電極Ｅ１〜Ｅ３のそれぞれと共通透明画素電極Ｉ
ＴＯ２とで構成されるそれぞれの液晶容量（Ｃｐｉｘ　
）を均一にすることができる。 （保護膜ＰＳＶＩ＞ 薄膜トランジスタＴＰＴおよび透明画素電極ＩＴＯＩ上
には、保護膜ＰＳＶＩが設けられている。 保護膜ＰＳＶＩは、主に、薄膜トランジスタＴＰＴを湿
気等から保護するために形成されており、透明性が高く
しかも耐湿性の良いものを使用する。 保護膜ＰＳＶＩは、たとえば、プラズマＣＶＤで形成し
た酸化珪素膜や窒化珪素膜で形成されており、　８００
０［人］程度の膜厚で形成する。 （遮光膜ＢＭ＞ 上部基板５ＵＢ２側には、外部光（第２Ａ図では上方か
らの光）がチャネル形成領域として使用されるｉ型半導
体／ｌｌＡｓに入射されないように、遮蔽膜ＢＭが設け
られ、第６図のハツチングに示すようなパターンとされ
ている。なお、第６図は第１図におけるＩＴＯ膜層ｄ３
、フィルタ層ＦＩＬおよび遮光膜ＢＭのみを描いた平面
図である。 遮光膜ＢＭは、光に対する遮蔽性が高い、たとえば、ア
ルミニウム膜やクロム膜等で形成されており、本実施例
では、クロム膜がスパッタリングで１３００［入］程度
の膜厚に形成される。 したがって、ＴＰＴＩ〜３の共通半導体層ＡＳは上下に
ある遮光膜ＢＭおよび太き目のゲート電極ＧＴによって
サンドイッチにされ、その部分は外部の自然光やバック
ライト光が当たらなくなる。 遮光膜ＢＭは第６図のハツチング部分で示すように、画
素の周囲に形成され、つまり遮光膜ＢＭは格子状に形成
され（ブラックマトリクス）、この格子で１画素の有効
表示領域が仕切られている。 したがって、各画素の輪郭が遮光膜ＢＭによってはっき
りとしコントラストが向上する。つまり遮光膜ＢＭは、
半導体層ＡＳに対する遮光とブラックマＩ・リクスとの
２つの機能をもつ。 なお、バックライトを５ＵＢＺ側に取り付け１．５ＵＢ
１をｌｉ！察側（外部露出側）とすることもできる。 （共通電極Ｉ　Ｔｏ　２） 共通透明画素電極ＩＴ○２は、下部透明ガラス基板５Ｕ
ＢＩ側に画素毎に設けられた透明画素電極ＩＴＯＩに対
向し、液晶の光学的な状態は各画素電極ＩＴＯＩと共通
電極ＩｒＯ２間の電位差（電界）に応答して変化する。 この共通透明画素電極ＩＴＯ２には、コモン電圧Ｖ　ｃ
ｏｗが印加されるように構成されている。コモン電圧Ｖ
ｃｏｍは、映像信号線ＤＬに印加されるロウレベルの駆
動電圧Ｖ　ｄ　ｗｉｎとハイレベルの駆動電圧Ｖｄｍａ
ｘとの中間電位である。 （カラーフィルタＦＩＬ＞ カラーフィルタＦＩＬは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている。 カラーフィルタＦＩＬは１画素に対向する位置に各画素
毎にドツト状に形成され（第７図）、染め分けられてい
る（第７図は第３図の第３導電膜層ｄ３とカラーフィル
タ層ＦＩＬのみを描いたもので、Ｒ，Ｇ、Ｈの各フィル
ターはそれぞれ、４５°、１３５°、クロスのハツチを
施しである）。カラーフィルタＦＩＬは第６図に示すよ
うに画素電極ＩＴ○１（Ｅ１〜Ｅ３）の全てを覆うよう
に太き目に形成され、遮光膜ＢＭはカラーフィルタＦＩ
Ｌおよび画素電極ＩＴ○１のエツジ部分と重なるよう画
素電極ＩＴＯ１の周縁部より内側に形成されている。 カラーフィルタＦＩＬは１次のように形成することがで
きる。まず、上部透明ガラス基板５ＵＢ２の表面に染色
基材を形成し、フォトリソグラフィ技術で赤色フィルタ
形成領域以外の染色基材を除去する。この後、染色基材
を赤色染料で染め。 固着処理を施し、赤色フィルタＲを形成する。次に、同
様な工程を施すことによって、緑色フィルタＧ、青色フ
ィルタＢを順次形成する。 保護膜ＰＳＶ２は、前記カラーフィルタＦＩＬを異なる
色に染め分けた染料が液晶ＬＣに漏れることを防止する
ために設けられている。保護膜ＰＳＶ２は、たとえば、
アクリル樹脂、エポキシ樹脂等の透明樹脂材料で形成さ
れている。 （画素配列） 前記液晶表示部の各画素は、第３図および第７図に示す
ように、走査信号線ＧＬが延在する方向と同一列方向に
複数配置され１画素列Ｘｉ、Ｘ２゜Ｘ３．Ｘ４．・・・
のそれぞれを構成している。各画素列Ｘｉ、Ｘ２．Ｘ３
．Ｘ４．・・・のそれぞれの画素は、薄膜トランジスタ
ＴＦＴ１〜ＴＦＴ３および透明画素電極Ｅ１〜Ｅ３の配
置位置を同一に構成している。つまり、奇数画素列Ｘｉ
、Ｘ３．・・・のそれぞれの画素は、薄膜トランジスタ
ＴＰＴＩ〜ＴＦＴ３の配置位置を左側、透明画素電極Ｅ
１〜Ｅ３の配置位置を右側に構成している。奇数画素列
Ｘｉ。 Ｘ３．・・・のそれぞれの行方向の隣りの偶数画素列Ｘ
２．Ｘ４．・・・のそれぞれの画素は、奇数画素列Ｘ１
、Ｘ３．・・・のそれぞれの画素を前記映像信号ｇＤＬ
の延在方向を基準にして線対称でひっくり返した画素で
構成されている。すなわち、画素列Ｘ２゜Ｘ４．・・・
のそれぞれの画素は、薄膜トランジスタＴＰＴＩ〜ＴＦ
Ｔ３の配置位置を右側、透明画素電極Ｅ１〜Ｅ３の配置
位置を左側に構成している。 そして５画素列Ｘ２．Ｘ４．・・・のそれぞれの画素は
、画素列Ｘｉ、Ｘ３．・・・のそれぞれの画素に対し、
列方向に半画素間隔移動させて（ずらして）配置されて
いる６つまり、画素列Ｘの各画素間隔を１．０（１，０
ピツチ）とすると、次段の画素列Ｘは、各画素間隔を１
．０とし、前段の画素列Ｘに対して列方向に０．５画素
間隔（０，５ピツチ）ずれている、各画素間を行方向に
延在する映像信号線ＤＬは、各画素列Ｘ間において、半
画素間隔分（０，５ピツチ分）列方向に延在するように
構成されている。 その結果、第７図に示すように、前段の画素列Ｘの所定
色フィルタが形成された画素（たとえば。 画素列Ｘ、の赤色フィルタＲが形成された画素）と次段
の画素列Ｘの同一色フィルタが形成された画素（たとえ
ば、画素列Ｘ４の赤色フィルタＲが形成された画素）と
が１．５画素間隔（１，５ピツチ）離隔され、また、Ｒ
ＧＢのカラーフィルタＦＩＬは三角形配置となる。カラ
ーフィルタＦＩＬのＲＧＢの三角形配置構造は、各色の
混色を良くすることができるので、カラー画像の解像度
を向上することができる。 また、映像信号線ＤＬは、各画素列Ｘ間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線ＤＬと交差しなくなる。したがって、映像信号線Ｄ
Ｌの引き回しをなくしその占有面積を低減することがで
き、また映像信号線ＤＬの迂回をなくし多層配線構造を
廃止することができる。 （表示パネル全体等価回路） この液晶表示部装置の等両回路を第８図に示す。 Ｘ　ｉ　Ｇ　、　Ｘ　ｉ　＋　Ｉ　Ｇ　、・・・は、緑
色フィルタＧが形成される画素に接続された映像信号線
ＤＬである。 ＸｉＢ、Ｘｉ＋ＩＢ、・・・は、青色フィルタＢが形成
される画素に接続された映像信号線ＤＬである。 Ｘ　ｉ　＋　Ｉ　Ｒ、Ｘ　ｉ　＋　２　Ｒ、−は、赤色
フィルタＲが形成される画素に接続された映像信号線Ｄ
Ｌである。これらの映像信号線ＤＬは、映像信号駆動回
路で選択される。Ｙｉは第３図および第７図に示す画素
列Ｘ１を選択する走査信号線ＧＬである。 同様に、Ｙｉ＋１．Ｙｉ＋２．・・・のそれぞれは、画
素列Ｘ２．Ｘ３．・・・のそれぞれを選択する走査信号
ｔＧＬである。これらの走査信号線ＧＬは、垂直走査回
路に接続されている。 （付加容量Ｃａｄｄの構造） 透明画素電極Ｅ１〜Ｅ３のそれぞれは、薄膜トランジス
タＴＰＴと接続される端部と反対側の端部において、隣
りの走査信号４！ＧＬと重なるよう、Ｌ字状に屈折して
形成されている。この重ね合せは、第２Ｂ図からも明ら
かなように、透明画素電極Ｅ１〜Ｅ３のそれぞれを一方
の電極ＰＬ２とし、隣りの走査信号線ＯＬを他方の電極
ＰＬＩとする保持容量素子（静電容量素子）　Ｃａｄｄ
を構成する。 この保持容量素子Ｃａｄｄの誘電体膜は、薄膜トランジ
スタＴＰＴのゲート絶縁膜として使用される絶縁膜ＧＩ
と同一層で構成されている。 保持容量Ｃａｄｄは、第４図からも明らかなように、ゲ
ート線ＯＬの１層目ｇ１の幅を広げた部分に形成されて
いる。なお、ドレイン線ＤＬと交差する部分の層ｇ１は
ドレイン線との短絡の確率を小さくするため細くされて
いる。 保持容量素子Ｃａｄｄを構成するために重ね合わされる
透明画素電極Ｅ１〜Ｅ３のそれぞれと容量電極線（ｇｌ
）との間の一部には、前記ソース電極ＳＤＩと同様に１
段差形状を乗り越える際に透明画素電極ＩＴＯＩが断線
しないように、第１導電膜ｄ１および第２導電膜ｄ２で
構成された島領域が設けられている。この島領域は、透
明画素電極ＩＴＯＩの面積（開口率）を低下しないよう
に、できる限り小さく構成する。 （付加容量Ｃａｄｄの等両回路とその動作）第１図に示
される画素の等両回路を第９図に示す。第９図において
、Ｃｇｓは薄膜トランジスタＴＰＴのゲート電極ＧＴお
よびソース電極ＳＤＩ間に形成される寄生容量である。 寄生容量Ｃｇｓの誘電体膜は絶縁膜ＧＩである。　Ｃｐ
ｉｘは透明画素電極ＩＴＯＩ（ＰＩＸ）および共通透明
画素電極ＩＴ○２（ＣＯＭ）間で形成される液晶容量で
ある。液晶容量Ｃｐｉｘの誘電体膜は液晶ＬＣ１保護膜
ｐｓｖ１および配向膜ＯＲＩ　１．ＯＲ４２である。Ｖ
ｌｃは中点電位である。 前記保持容量素子Ｃａｄｄは、ＴＦＴがスイッチングす
るとき、中点電位（画素電極電位）Ｖｌｃに対するゲー
ト電位変化ΔＶｇの影響を低減するように働く。この様
子を式で表すと ΔＶ　ｌｃ　＝　（Ｃｇｓ／　（Ｃｇｓ＋Ｃａｄｄ＋Ｃ
ｐｉｘ））　ＸΔＶｇとなる。ここでΔＶｌｃはΔＶｇ
による中点電位の変化分を表わす。この変化分Δｖ１ｃ
は液晶に加わる直流成分の原因となるが、保持容量Ｃａ
ｄｄを大きくすればする程その値を小さくすることがで
きる。 また、保持容量Ｃａｄｄは放電時間を長くする作用もあ
り、ＴＰＴがオフした後の映像情報を長く蓄積する。液
晶ＬＣに印加される直流成分の低減は、液晶ＬＣの寿命
を向上し、液晶表示画面の切り替え時に前の画像が残る
所謂焼き付きを低減することができる。 前述したように、ゲート電極ＧＴは半導体ＲＡＳを完全
に覆うよう大きくされている分、ソース・ドレイン電極
ＳＤＩ、ＳＤ２とのオーバラップ面積が増え、したがっ
て寄生容量Ｃｇｓが大きくなり中点電位Ｖｌｃはゲート
（走査）信号Ｖｇの影響を受は易くなるという逆効果が
生じる。しかし、保持容量Ｃａｄｄを設けることにより
このデメリットも解消することができる。 前記保持容量素子Ｃａｄｄの保持容量は、画素の書込特
性から、液晶容量Ｃｐｉｘに対して４〜８倍（４・Ｃｐ
ｉｘ＜　Ｃａｄｄ＜　８　・Ｃｐｉｘ）、重ね合せ容量
Ｃｇｓに対して８〜３２倍（８・Ｃｇｓ＜　Ｃａｄｄ〈
３２・Ｃｇｓ）程度の値に設定する。 （付加容量Ｃａｄｄ電極線の結線方法）容量電極線とし
てのみ使用される最終段の走査信号線ＧＬ（または初段
の走査信号ＩＧＬ）は、第８図に示すように、共通透明
画素電極（Ｖｃｏｍ　）ＩｒＯ２に接続する。共通透明
画素電極ＩＴ○２は、第２Ａ図に示すように、液晶表示
装置の周縁部において銀ペースト材ＳＬによって外部引
出配線に接続されている。しかも、この外部引出配線の
一部の導電／Ｗ（ｇｌおよびｇ２）は走査信号線ＯＬと
同一製造工程で構成されている。この結果、最終段の容
量電極線ＧＬは、共通透明画素電極工ＴＯ２に簡単に接
続することができる。 または、第８図の点線で示すように、最終段（初段）の
容量電極線ＯＬを初段（最終段）の走査信号線ＧＬに接
続しても良い、なお、この接続は液晶表示部内の内部配
線或は外部引出配線によって行うことができる。 （付加容量Ｃａｄｄ走査信号による直流分相殺）本液晶
表示装置は、先に本願出願人によって出願された特願昭
６２−９５１２５号に記載される直流相殺方式（ＤＣキ
ャンセル方式）に基づき、第１０図（タイムチャート）
に示すように、走査信号線ＤＬの能動電圧を制御するこ
とによってさらに液晶ＬＣに加わる直流成分を低減する
ことができる。 第１０図において、Ｖｉは任意の走査信号線ＧＬの駆動
電圧、Ｖ　ｉ　＋１はその次段の走査信号線ＧＬの駆動
電圧である。Ｖｅｅは走査信号線ＧＬに印加されるロウ
レベルの能動電圧Ｖ　ｄ　＋ａｉｎ、Ｖｄｄは走査信号
線ＧＬに印加されるハイレベルの駆動電圧Ｖ　ｄ　ｗａ
ｘである。各時刻１＝１１〜ｔ４における中点電位Ｖｌ
ｃ（第９図参照）の電圧変化分Δｖ１〜Δｖ４は次のよ
うになる６ ΔＶ、−−（Ｃｇｓ／Ｃ）・Ｖ２ ΔＶ２＝＋（Ｃｇｓ／Ｃ）（Ｖ１＋Ｖ２）−（Ｃａｄｄ
／　Ｃ）・Ｖ　２ ΔＶｓ＝　　（Ｃｇｓ／Ｃ）・Ｖ１ ＋　（Ｃ：ａｄｄ／　Ｃ）（Ｖ　１　＋　Ｖ　２　）Δ
Ｖ、＝−（Ｃａｄｄ／　Ｃ）・Ｖ　まただし、画素の合
計の容量：Ｃ＝　Ｃｇｓ＋　Ｃｐｉｘ＋Ｃａｄｄ ここで、走査信号ｖＩＡＧＬに印加される駆動電圧が充
分であれば（下記（注１参照）、液晶ＬＣに加わる直流
電圧は、 ΔＶ、＋△Ｖ、＝　（’Ｃａｄｄ・■２−　Ｃｇｓ−Ｖ
　１　）／　Ｃとなるので、Ｃａｄｄ−Ｖ　２　＝　Ｃ
ｇｓ・Ｖ　１とすると。 液晶ＬＣに加ねる直流電圧は０になる。

【注】時刻ｔ工、ｔ２で走査線Ｖｉの変化分が中点電位
ｖｌｃに影響を及ぼすが、ｔ２〜ｔ１の期間に中点電位
ｖ１ｃは信号線Ｘｉを通じて映像信号電位と同じ電位に
される（映像信号の十分な書き込み）。 液晶にかかる電位はＴＰＴがオフした直後の電位でほぼ
決定される（ＴＰＴオフ期間がオン期間より圧倒的に長
い）。したがって、液晶にかかる直流分の計算は１期間
ｔ工〜ｔ、はほぼ無視でき、ＴＰＴがオフ直後の電位、
即ち時刻も１、ｔ４における過渡時の影響を考えれば良
い。なお、映像信号Ｖｉはフレーム毎、あるいはライン
毎に極性が反転し、映像信号そのものによる直流分は零
とされている。 つまり、直流相殺方式は１重ね合せ容量Ｃｇｓによる中
点電位Ｖｌｃの引き込みによる低下分を、保持容量素子
Ｃａｄｄおよび次段の走査信号線ＧＬ（容量電極線）に
印加される駆動電圧によって押し上げ、液晶ＬＣに加わ
る直流成分を極めて小さくすることができる。この結果
、液晶表示装置は液晶ＬＣの寿命を向上することができ
る。勿論、遮光効果を上げるためにゲートＧＴを大きく
した場合、それに伴って保持容量Ｃａｄｄの値を大きく
すれば良い。 つぎに、第１図等に示した液晶表示装置の製造方法につ
いて説明する。まず、７０５９ガラス（商品名）からな
る下部透明ガラス基板５ＵＢＩ上に膜厚が１１００［λ
コのクロムからなる第１導電膜ｇ１をスパッタリングに
より設ける。つぎに、エツチング液として硝酸第２セリ
ウムアンモニウム溶液を使用した写真蝕刻技術で第１導
電膜ｇ１を選択的にエツチングすることによって、走査
信号線ＧＬの第１層、ゲート電極ＧＴおよび保持容量素
子Ｃａｄｄの電極ＰＬＩを形成する。つぎに、レジスト
を剥離液５５０２　（商品名）で除去したのち、０２ア
ッシャ−を１分間行なう。つぎに、膜厚が１０００［人
コのアルミニウムーパラジウム、アルミニウムーシリコ
ン、アルミニウムーシリコン−チタン、アルミニウムー
シリコン−銅等からなる第２導電膜ｇ２をスパッタリン
グにより設ける。 つぎに、エツチング液としてリン酸と硝酸と酢酸との混
酸を使用した写真蝕刻技術で第２導電膜ｇ２を選択的に
エツチングすることにより、走査信号線ＧＬの第２層を
形成する。つぎに、ドライエツチング装置にＳＦ、ガス
を導入して、シリコン等の残渣を除去したのち、レジス
トを除去する。 つぎに、プラズマＣＶＤ装置にアンモニアガス、シラン
ガス、窒素ガスを導入して、膜厚が３５００［人コの窒
化シリコン膜を設けたのち、プラズマＣＶＤ装置にシラ
ンガス、水素ガス、ホスフィンガスを導入して、膜厚が
２１００［人］のｉ型非晶質シリコン膜を設け、膜厚が
３００［人］のＮ＋型シリコン膜を設ける。つぎに、ド
ライエツチングガスとしてＳＦＧ、ＣＣｌ４を使用した
写真蝕刻技術でＮ＋型シリコン膜、ｊ型非晶質シリコン
膜を選択的にエツチングすることにより、ｉ型半導体層
ＡＳを形成する。つぎに、レジストを除去したのち、ド
ライエツチングガスとしてＳＦ、を使用した写真蝕刻技
術で、窒化シリコン膜を選択的にエツチングすることに
よって、絶縁膜ＧＩを形成する。 つぎに、レジストを除去したのち、膜厚が６００［人］
のクロムからなる第１導電膜ｄ１をスパッタリングによ
り形成する６つぎに、写真蝕刻技術で第１導電膜ｄ１を
選択的にエツチングすることにより、映像信号線ＤＬ、
ソース電極ＳＤＩ、ドレイン電極ＳＤ２の第１層を形成
する。つぎに、レジストを除去する前に、ドライエツチ
ング装置にＣＣＵ、、ＳＦ、を導入して、Ｎ＋型シリコ
ン膜を選択的にエツチングすることにより、Ｎ＋型半導
体層ｄｏを形成する。つぎに、レジストを除去したのち
、０□アッシャ−を１分間行なう。つぎに、膜厚が３５
００［人コの第２導電膜ｄ２をスパッタリングにより設
ける。つぎに、写真蝕刻技術で第２導電膜ｄ２を選択的
にエツチングすることにより、映像信号線ＤＬ、ソース
電極ＳＤ１、ドレイン電極ＳＤ２の第２層を形成する。 つぎに、レジストを除去したのち、０２アッシャ−を１
分間行なう、つぎに、膜厚が１２００［人コのＩＴ○か
らなる第３導電膜ｄ３をスパッタリングにより設ける。 つぎに、エツチング液として塩酸と酢酸との混酸を使用
した写真蝕刻技術で第３導電膜ｄ３を選択的にエツチン
グすることにより、映像信号線ＤＬ、ソース電極ＳＤ１
．　　ドレイン電極ＳＤ２の第３層および透明画素電極
ＩＴＯＩを形成する。つぎに、レジストを除去したの、
プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が１［−コの窒化シリコン膜を
設ける。つぎに、ドライエツチングガスとしてＳＦ、を
使用した写真蝕刻技術で窒化シリコン膜を選択的にエツ
チングすることによって、保護膜ＰＳＶＩを形成する。 以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。 たとえば、本実施例ではゲート電極形成→ゲート絶縁膜
形成→半導体層形成→ソース・ドレイン電極形成の逆ス
タガ構造を示したが、上下関係または作る順番がそれと
逆のスタガ構造でも本発明は有効である。また、上述実
施例においては、第２の膜がＩＴＯからなる第３導電膜
ｄ３である場合について説明したが、第２の膜を５ｎＯ
８膜、Ｃｒ膜等としてもよい。

【発明の効果】

以上説明したように、この発明に係る液晶表示装置にお
いては、第２の膜のチャンネル側の端部を第１の膜のチ
ャンネル側の端部よりも内側に位置させているから、第
１の膜と第２の膜とのアライメントずれがあったとして
も、第１の膜は第２の膜によって被覆されるので、アル
ミニウムホイスカが発生することがない。このため、ア
ルミニウムホイスカによって第２の膜上に設けられた膜
が剥がれたり、その膜に穴があくことがないから、後の
工程の処理液が第１の膜、第２の膜まで達することがな
いので、この処理液によって第１の膜、第２の膜が溶解
することがないため、液晶が変質することはない、また
、第２の膜を形成するときのレジストによって第１の膜
が覆われるから、第２の膜を形成するときの現像液によ
って第１の膜が溶解することがない。このように、この
発明の効果は顕著である。

【図面の簡単な説明】

第１図は本発明の実施例であるアクティブ・マトリック
ス方式のカラー液晶表示装置の液晶表示部の一画素を示
す要部平面図、第２Ａ図は前記第１図のｎＢ−ｎＢ切断
線で切った部分とシール部周辺部の断面図、第２Ｂ図は
第１図のｎｃ−ｎｃ切断線における断面図、第３図は前
記第１図に示す画素を複数配置した液晶表示部の要部平
面図、第４図乃至第６図は前記第１図に示す画素の所定
の層のみを描いた平面図、第７図は前記第３図に示す画
素電極層とカラーフィルタ層のみを描いたとを重ね合せ
た状態における要部平面図、第８図はアクティブ・マト
リックス方式のカラー液晶表示装置の液晶表示部を示す
等価回路図、第９図は第１図に記載される画素の等価回
路図、第１０図は直流相殺方式による走査信号線の駆動
電圧を示すタイムチャートである。 ＳＵＢ・・・透明ガラス基板 ＧＬ・・・走査信号線 ＤＬ・・・映像信号線 ＧＩ・・・絶縁膜 ＧＴ・・・ゲート電極 ＡＳ・・・ｊ型半導体層 ＳＤ・・・ソース電極またはドレイン電極ｐｓｖ・・・
保護膜 ＢＭ・・・遮光膜 ＬＣ・・・液晶 ＴＰＴ・・・薄膜トランジスタ ＩＴＯ・・・透明画素電極 ｇ＋ｄ・・・導電膜 Ｃａｄｄ・・・保持容量素子 Ｃｇｓ・・・重ね合せ容量 Ｃｐｉｘ・・・液晶容量 代理人　　弁理士　中　村　純之助

Claims (1)

【特許請求の範囲】
1. １、薄膜トランジスタと画素電極とを画素の一構成要素
   するアクティブ・マトリクス方式の液晶表示装置におい
   て、上記薄膜トランジスタのソース電極、ドレイン電極
   のアルミニウムを有する第１の膜に上にアルミニウム以
   外の金属を有する第２の膜を設け、上記第２の膜のチャ
   ンネル側の端部を上記第１の膜のチャンネル側の端部よ
   り内側に位置させたことを特徴とする液晶表示装置。