JPH02243036A - 調歩式データ多重化方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、調歩データを多重化して伝送する調歩式デー
タ多重化方式に関する。

〔従来の技術〕

この種の調歩式データ多重化方式には、入力データの調
歩再生後、データ部分のみを多重化して対向局へ伝送す
るものがある。すなわち、時分割多重装置において低速
回線に入力される調歩データを調歩再生し、データ部分
のみを多重化し、対向局の時分割多重装置において再び
スタートビット、ス１−ツブビットを付加して低速回線
側から出力している。このような調歩式データ多重化方
式を用いた多重化システムの一例が、第４図に示されて
いる。

第４図において、時分割多重装置１０２．１０６が、多
重化回線１０４、変復調装置１０３．１０５を介して対
向して設置され、時分割多重装置１０６の低速回線側に
変復調装置１０７．１０９と低速回線１０Ｂを介して端
末装置１１０が接続されている。また、時分割多重装置
１０２の低速回線側に端末装置１０１が接続されている
。

このような多重化システムは、本来、第２図に示される
ような、キャラクタＤ１〜Ｄ４等から成る調歩データａ
を取り扱う。ところが、時分割多重装置１０６が端末１
１０から変復調装置１０７．１０９と回線１０８を介し
て、第２図に示す調歩データｂを受信した場合、すなわ
ち回線上の雑音等の影響を受はビット誤りが生じ、調歩
データｂの点Ａで示す如く誤って入力された場合、調歩
データｂのキャラクタＤ２は１ビツトシフトした位置か
ら調歩再生する。このため、キャラクタＤ２のストップ
ビット（ｓｐ）は、本来のキャラクタＤ３のスタートビ
ット（ＳＴ）（立置に当たることになる。

ここで従来の調歩式データ多重化方式では、このような
調歩同期誤りの際、データを多重化しない方式となって
おり、対向局の低速回線から出力されるデータは第２図
に示される再生データＣの如く２キャラクタ分の空き状
態となっている。

〔発明が解決しようとする課題〕

上述した従来の調歩式データ多重化方式は、入力データ
が調歩誤りを発生した場合には、データの多重化を行わ
ない構成となっている。従って、このような調歩式デー
タ多重化方式を用いた多重化システムにおいて同一文字
や数字等を連送した場合、調歩データで一般に用いられ
る方式、すなわち水平パリティ方式、垂直パリティ方式
の何れでも誤りが検出されない。このため、空き状態と
なった調歩データがそのまま上位側処理に移行され、そ
こで異常検出され、応答が返送されないまま通信不能と
なり、本来の通信手順が正常に働かない欠点がある。

本発明の目的は、このような欠点を除去し、調歩データ
に調歩誤りが発生した場合でも、調歩データの空き状態
の発生を防止できる調歩式データ多重化方式を提供する
ことにある。

〔課題を解決するための手段〕

本発明は、入力される調歩データを、この調歩データの
それぞれのスタートビットとストップビットとに基づい
て、直並列変換して並列データを出力する第１の変換部
を備え、この第１の変換部からの並列データにより、多
重化データを伝送する調歩式データ多重化方式において
、 入力される調歩データの最初のスタートビットに基づい
て、この調歩データを直並列変換して並列データを出力
する第２の変換部を有し、入力される調歩データに調歩
誤りが発生した場合、第１の変換部に代わり第２の変換
部からの並列データにより、多重化データを伝送するこ
とを特徴としている。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は、本発明の一実施例である調歩同期データの多
重化方式を示すブロック図である。本実施例の調歩式デ
ータ多重化方式は、第４図に示される多重化システムの
時分割多重装置１０２．１０６内において用いられてい
る。このような本実施例の調歩式データ多重化方式は、
インタブエース回路（ＩＮＦ）２．２０と、Ｚ（マーク
）−八（スペース）極性変化点検出回路（Ｚ−Ａ−ＤＥ
Ｔ）７と、クロック発生回路（ＣＬＣＫ　−ＧＥＮ）８
と、ゲート回路（Ｇ）　６．１０．２２と、サンプルカ
ウンタ（ＳＭＰＬ−ＣＴＲ）４．１１と、エレメントカ
ウンタ（ＥＬＭＴ　−ＣＴＲ）５．１２と、直並列変換
回路（Ｓ／Ｐ）３．１３と、ギャラクタ計数カウンタ（
Ｃ−ＣＴＲ）２３と、Ｚ極性検出回路（Ｚ　−ＤＥＴ）
９と、中央処理回路（ＣＰＵ）１４と、リードオンリメ
モリ（ＲＯＭ）１５と、ランダムアクセスメモリ（ＲＡ
Ｍ）１６と、プログラマブル割込制御Ｂ回路（ＰＩＣ）
１７と、システムタイミングコントローラ　（ＳＴＣ）
１Ｂと、送信回路（ＴＭＴ）１９とで構成されている。

このような構成の調歩式データ多重化方式において、イ
ンタフェース回路２は、調歩同期データ入力端子１を経
由して入力される調歩データを、レベル変換して、直並
列変換回路３，１３と、ＺＡ極性変化点検出回路７と、
Ｚ極性検出回路９とに出力する。

クロック発生回路８は、データ速度の１６倍のクロック
を発生して、このクロックをゲート回路６゜１０と、Ｚ
−Ａ極性変化点検出回路７と、Ｚ極性検出回路９とに出
力する。

Ｚ−Ａ極性変化点検出回路７は、クロック発生回路８か
らのクロックを入力として、インタフェース回路２から
の調歩データのＺ極性からＡ極性への変化点を検出して
、変化点検出信号ｄをゲート回路６に出力する。

ゲート回路６は、変化点検出信号ｄが入力されると、こ
の変化点検出信号ｄにより制御される。

そして、ゲート回路６は、クロック発生回路８からのク
ロックをゲート出力信号ｅとして、サンプルカウンタ４
に出力する。

サンプルカウンタ４は、ゲート回路６を通して得られる
クロック、すなわちゲート出力信号ｅを計数し、調歩デ
ータの各ビットの中央位置でサンプリングパルスｇを直
並列変換回路３とエレメントカウンタ５とに出力する。

なお、本実施例では、データ速度の１６倍のクロックが
使用されているので、サンプルカウンタ４は、それぞれ
８番目のクロックでサンプリングパルスｇを出力する。

直並列変換回路３は、サンプルカウンタ４からのサンプ
リングパルスｇにより、インタフェース回路２からの調
歩データをサンプリングし、直並列変換して、並列デー
タデータバス２４に出力する。

エレメントカウンタ５は、サンプリングカウンタ４から
のサンプリングパルスｇを入力として、調歩データの１
キヤラクタ長（エレメント長）を計数する。そして、エ
レメントカウンタ５は、計数結果であるキャラクタ長パ
ルスｈを、ゲート回路２２を経由して、プログラマブル
割込制御回路１７に出力する。

キャラクタ計数カウンタ２３は、エレメントカウンタ５
からの信号により、調歩データにおける調歩誤りを発生
したデータすなわちキャラクタが１ブロック中何番目の
キャラクタであるかを読み取り、この番号をデータバス
２４を経由してランダムアクセスメモリ１６に送る。

Ｚ極性検出回路９は、インタフェース回路２からの調歩
データにおけるＺ極性の連続を監視する。

そして、Ｚ極性検出回路９は、調歩データにＡ極性が１
ビツトでも存在する間は、レベル“１°゛の検出信号ｉ
をゲート回路１０とデータバス２４に出力する。

ゲート回路１０は、Ｚ極性検出回路９からの検出信号ｉ
がレベル“１”の間、クロック発生回路８からのクロッ
クをゲート出力信号ｊとして、サンプルカウンタ１１に
出力する。

サンプルカウンタ１１は、ゲート回路１０を通して得ら
れるクロック、すなわちゲート出力信号ｊを計数し、調
歩データの各ビットの中央位置でサンプリングパルスｆ
を直並列変換回路１３とエレメントカウンタ１２とに出
力する。なお、本実施例では、データ速度の１６倍のク
ロックが使用されているので、サンプルカウンタ ロックでサンプリングパルスｆを出力する。

直並列変換回路１３は、サンプルカウンタ１１からのサ
ンプリングパルス「により、インタフェース回路２から
の調歩データをサンプリングし、直並列変換して、並列
データをデータバス２４に出力する。

エレメントカウンタ１２は、サンプリングカウンタ１１
からのサンプリングパルスｆを入力として、調歩データ
の１キヤラクタ長（エレメント長）を計数する。そして
、エレメントカウンタ１２は、計数結果であるキャラク
タ長パルスｋを、プログラマブル割込制御回路１７に出
力する。

送信回路１９は、データバス２４からの多重化データを
、インタフェース回路２０を経由して多重化データ出力
端子２１に出力する。

中央処理回路１４は、データバス２４に接続されて、調
歩データ中のビット誤りによって調歩同期エラーを発生
した場合、正規のエレメント位置を元にした受信データ
を多重化し、調歩データの１ブロツクが終了してＺ極性
の連続が検出された際エラー発生キャラクタの識別コー
ドを対向局に送信するための制御などをする。なお、デ
ータバス２４には、リードオンリメモリ１５と、ランダ
ムアクセスメモリ１６と、直並列変換回路３とエレメン
トカウンタ５とが接続されているゲート回路２２を収容
すると共にエレメントカウンタ１２を収容するプログラ
マブル割込制御回路１７と、システムタイミングコント
ローラ１８とが接続されている。

次に、本実施例の動作について、第２図のタイムチャー
トを参照して説明する。

本実施例に入力される調歩データ、すなわち第４図の端
末装置１１０からの調歩データが、低速回線１０８等の
影響により、ビット誤りＡを生じて第２図に示される調
歩データｂになる。この調歩データｂが、第４図の変復
調装置１０７を経由して、本実施例が備えられている時
分割多重装置１０６に伝送される。時分割多重装置１０
６内の本実施例に送られ、第１図の調歩同期データ入力
端子１に加えられた調歩データｂは、インタフェース回
路２でレベル変換された後、Ｚ−Ａ極性変化点検出回路
７．Ｚ極性検出回路９．直並列変換回路３，１３に加え
られる。Ｚ−Ａ極性変化点検出回路７は、調歩データｂ
におけるＺ極性からＡ極性への変化点を検出し、第２図
に示す変化点検出信号ｄをゲート回路６に加える。ゲー
ト回路６は、変化点検出信号ｄが入力されると、クロッ
ク発生回路８からのクロックをゲート出力信号ｅとして
、サンプルカウンタ４に加える。サンプルカウンタ４は
、クロック発生回路８からのクロック、すなわちゲート
出力信号ｅが入力されると、８番目のクロックでサンプ
リングパルスｇを出力する。このサンプリングパルスｇ
が、直並列変換回路３と、エレメントカウンタ５に入力
される。本実施例に入力された調歩データｂは、ビット
誤りＡを生じているので、調歩同期再生のサンプリング
パルスｇは、第２図の点Ｂの如く１ビツトシフトした位
置から開始される。従って、調歩データＢのキャラクタ
Ｄ２のストップビットは、サンプリングパルスｇの点Ｃ
の如く、従来のキャラクタＤ３のスタートビット位置に
来る。このようなサンプリングパルスｇで直並列変換回
路３が調歩データｂをサンプルすると、調歩同期誤りと
なる。エレメントカウンタ５は、サンプリングパルスｇ
を計数し、キャラクタ長（エレメント長）毎にキャラク
タ長パルスｈを発生し、ゲート回路２２に出力する。

一方、Ｚ極性検出回路９は、調歩データｂのキャラクタ
Ｄｉのスタートビット点で゛０パ→“ｌ”に変化して調
歩データｂ中にＡ極性が１ビツトでもある間は、レベル
“１″の状態を保持する。そして、Ｚ極性検出回路９は
、このような状態を示す検出信号ｉをゲート回路１ｏに
加える。ゲート回路１０は、Ｚ極性検出回路９の検出信
号ｉのレベルが“１″の間は、クロック発生回路８から
のクロックをゲート出力信号ｊとしてサンプルカウンタ
１１に加える。このようなりロング、すなわちゲート出
力信号ｊがサンプルカウンタ１１に人力されると、サン
プルカウンタ１１では、調歩式データの各ビ・ントの中
央位置（データ速度の１６倍のクロックを用いているの
で、８番目のクロックの位置）でサンプリングパルスｆ
を出力する。このサンプリングパルスｆが、エレメント
カウンタ１２と直並列変（袋回路１３とに入力される。

このサンプリングパルスｒにより、直並列変換回路１３
がデータをサンプリングする。このとき、サンプルカウ
ンタ１１は、調歩データｂの点Ａのデータもサンプリン
グパルスｒの如くサンプリングしており、エレメントカ
ウンタ１２のキャラクタ長出力は、キャラクタ長パルス
にの如く出力される。このキャラクタ長パルスには、正
規のキャラクタ位置を示している。従って、入力された
調歩データが調歩誤りを発生した場合、直並列変換回路
３からの並列データの代わりに直並列変換回路１３から
の並列データが、中央処理回路１４の制御の下、ランダ
ムアクセスメモリに蓄えられる。この時、キャラクタ計
数カウンタ２３より、調歩誤りを発生したキャラクタが
１ブロック中何番目のキャラクタであるかを読み取り、
このキャラクタの番号をランダムアクセスメモリ１６に
送る。この番号が、ランダムアクセスメモリ１６に蓄え
られる。その後、Ｚ極性検出回路９により、１ブロツク
のデータの受信終了であるＺ極性の連続が検出されると
、ランダムアクセスメモリ１６に蓄えられた調歩誤りを
発生したキャラクタ番号が１ブロツクのデータの最後に
付は加えられ、多重化データとして多重化データ出力端
子２１より出力される。

この様子が第３図に示されている。すなわち、キャラク
タＤ、〜Ｄ、から成る調歩データが、本実施例に入力さ
れる。これらのキャラクタＤ１〜Ｄ７が、ランダムアク
セスメモリ１６のメモリ部Ｅ。

〜Ｅ７にそれぞれ記憶される。

ところで、入力される調歩データの、例えばキャラクタ
Ｄ、に調歩誤りが発生していると、直列変換回路１３か
ら出力される、歩調データのキャラクタＤよとり、に対
応する並列データがランダムアクセスメモリ１６のメモ
リ部Ｅ、、Ｅ、にそれぞれ記憶される。そして、キャラ
クタＤ、に対応する並列データが、ランダムアクセスメ
モリ１６のメモリ部Ｅ７に記憶されると、調歩誤りの発
生した２番目のキャラクタＤ２の番号″２”が、ランダ
ムアクセスメモリ１６のメモリ部Ｅ、１．１に記憶され
る。

このようにランダムアクセスメモリ１６に記憶された並
列データが、データ部Ｆ、〜Ｆ７により多重化データと
して、対向局に伝送される。そして、ランダムアクセス
メモリ１６のメモリ部Ｅ　Ｔ１　＋　１に記憶されてい
る、調歩誤りの発生した２番目のキャラクタＤ！の番号
“２”も、同様にしてデータ部Ｆ７，１により対向局に
伝送される。

対向局側では、多重化データのデータ部Ｆ、〜Ｆ　ｎｉ
ｌに基づいて、データを再生する。

このようにして、本実施例によれば、調歩データのスト
ップビット極性が連続して１キャラクタ以上検出されな
い場合に起動するサンプルカウンタにより発生されるサ
ンプリングパルスにより入力調歩データをサンプリング
し、直並列変換する。

また、人力調歩式データが調歩エラーを発生した場合、
調歩同期エラーのキャラクタを多重化せず、直並列変換
されたデータを多重化することにより調歩式データの空
き状態を生じさせないので、受信側ではこのデータを再
生し、データの空き状態を生ぜず調歩誤りを発生したデ
ータが識別され、低速回線から出力される。

［発明の効果］ 以上説明したように、本発明は、入力される調歩データ
に調歩誤りが発生した場合、第２の変換部からの並列デ
ータを出力するので、調歩データの空き状態の発生を防
止できる効果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すブロック図、第２図
は、第１図の実施例および従来の調歩式データ多重化方
式で使用される信号のタイムチャート、 第３図は、第１図の実施例で伝送される多重化データの
一例を示す図、 第４図は、第１図の実施例または従来の調歩式データ多
重化方式を備える多重化システムの一例を示すブロック
図である。 １・・・・・調歩同期データ入力端子 ２．２０・・・インタフェース回路（ＩＮＦ）３．１３
・・・直並列変換回路（Ｓ／Ｐ）４．１１・・・サンプ
ルカウンタ（ＳＭＰＬ・ＣＴＲ） ５．１２・・・エレメントカウンタ（ＥＬＭＴ・ＣＴＲ
） ６、１０．２２・・・ゲート回路（Ｇ）７・・・・・Ｚ
−Ａ極性変化点検出回路（Ｚ−Ａ−ＤＥＴ） ８・・・・・クロック発生回路（ＣＬＣＫ・ＧＥＮ） ９・・・・・Ｚ極性検出回路（Ｚ　−ＤＥＴ）１４・・
・・・中央処理回路（ＣＰＵ）１５・・　・・・リード
オンリメモリ　（ＲＯＭ）１６・・・・・ランダムアク
セスメモリ（ＲＡＭ） １７・・・・・プログラマブル割込制御回路（ＰＩＣ） １８・・・・・システムタイミングコントローラ（ＳＴ
Ｃ） １９・・・・・送信回路（ＴＭＴ） ２１・・・・・多重化データ出力端子 ２３・・・・・キャラクタ計数カウンタ（Ｃ・ＣＴＲ） ２４・・・・・データバス

Claims (1)

【特許請求の範囲】
1. （１）入力される調歩データを、この調歩データのそれ
   ぞれのスタートビットとストップビットとに基づいて、
   直並列変換して並列データを出力する第１の変換部を備
   え、この第１の変換部からの並列データにより、多重化
   データを伝送する調歩式データ多重化方式において、 入力される調歩データの最初のスタートビットに基づい
   て、この調歩データを直並列変換して並列データを出力
   する第２の変換部を有し、 入力される調歩データに調歩誤りが発生した場合、第１
   の変換部に代わり第２の変換部からの並列データにより
   、多重化データを伝送することを特徴とする調歩式デー
   タ多重化方式。