JPH022443A - Ｄｍａ制御方式を用いた送受信双方向通信方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ＤＭＡ制御方式を用いた送受信双方向通信方式に関し、 送受信が同タイミングであっても送信が打切られること
を防止することを目的とし、 バスを介してＣＰ　Ｕ　、　　Ｄ　Ｍ　Ａ　ｆｆ４御部
、非同期式双方向通信コントローラおよびメモリが接続
され、ＤＭＡ制御部がＣＰＵから動作条件が設定される
ことことにより、ＤＭＡ制御部の制御のもとに非同期式
双方向コントローラを介して直接メモリと外部ととの間
でデータの送受信が行なわれるように構成されたＤＭＡ
制御方式を用いた送受信双方向通信方式において、ＣＰ
Ｕはデータ受信終了後も送信データが残っている間、継
続して送信状態をＤＭＡ制御部に維持させるように構成
する。

〔産業上の利用分野〕

本発明はＤＭＡ　（ダイレクト・メモリ・アクセス）制
御方式を用いた送受信双方向通信方式に関するものであ
り、特に、送受信が同タイミングに生じても送信が実質
的に打切られないようにした送受信双方向通信方式に関
する。

本発明のＤＭＡ制御方式を用いた送受信双方向通信方式
は、ｏＭａ！ＩＪｍ方式を用い、且つ、送信および受信
が同タイミング内で行なわれる種々の双方向通信方式、
例えば、衛星通信におけるＴＤＭＡ　（時分割多元接続
）通信方式等に用いられ得る。

〔従来の技術〕

ＤＭＡ制御方式はコンピュータシステムにおいて、高速
のデータ読込、書込を行うと共にＣＰｕの負担を軽減す
べく広（適用されている。すなわち、ｃｐｕはデータ読
込又はデータ書込の条件を開＾制御部に設定するのみで
、データの読込又はデータの書込は、直接、すなわちＣ
Ｐｕを介することなく、バスを介して接続されたＤＭＡ
Ｍ御部とメモリとの間で直接行なわれる。

か−るＤＭＡ制御方式を用いて、外部とデータの送受信
を行うことが知られている。このために、ＵＳＡＲＴ等
として知られ、ＬＳＩチップ化されて市販されている、
非同期式双方向通信コントローラが設けられる。

このようなデータ通信を行うものとしては、コンピュー
タとフロッピディスクとの間で、データの送受信を行う
システムがある。しかしながら、か〜るシステムは、一
方からデータの送信を行う場合はデータの受信を行なわ
ないので、すなわち送受信が同タイミングで行なわない
ので本発明の後述する問題は生じない。従って、本発明
の関心の対象ではない。

一方、第５図に図示のＴＤＭＡ衛星通信方式においては
、基地局、従局のいずれにおいても、送受信が同タイミ
ング内に発生する場合がある。基準局に接続されるデマ
ンドアサイメント制御装置は、衛星回線上の時分割タイ
ムスロットの割当てを集中的に制御する。このため、各
従局内の衛星回線アサイメント回路とデマンドアサイメ
ント制御装置とは回線を介してトランスペアレントに接
続される。これらの回線通信は、タイムスロット割当を
司どるので、特に高信頼度が要求され、ハイレベルデー
タリンク制御手順（ＨＤＬＣ）プロトコルを用いている
。すなわちＨＤＬＣプロトコルによれば、基本形データ
伝送制御手順と異なり、いかなる符号上の制約を受ける
ことなく、高能率なデータ伝送が可能となる。すなわち
、デマンドアサイメント制御装置内のＨＤＬＣは従局に
データをトランスペアレントに効率よく伝送する機能を
持っている。

衛星回線アサイメント回路内のＨＤＬＣも同様である。

このため、例えば、デマンドアサイメント制御装置を中
心に考えると、データ送信を行うと共に、従局からのデ
ータ受信も行えるようになっていなければならない。ま
たデータ送信中にデータ受信が発生することになる。か
−るデータ送受信の制御にＵＳＡＲＴが用いられる。

ＤＭＡ制御部２ａおよびＵＳＡＲＴ　３　ａを用いた従
来の通信方式の構成図米第６図に示す。同図において、
ｃｐｕバス６ａを介して、ＤＭＡ制御部２ａ。

ＩＪＳＡＲＴ３ａ　、メモリ４ａがＣＰＩＩ　ｆ　ａと
接続されている。またＵＳＡＲＴ　３　ａとＣＰＵｒａ
との間に割込制御部５ａが接続されている。

第７図にＤＭＡｌｌｉ部２ａ内のレジスタ、すなわち、
コマンド（ＣＯＭＭＡＮＤ）レジスタ、送信転送バイ）
　（ＴＸＢＹＴＩりカウンタ、受信転送バイト（ＲＸＢ
ＹＴＥ）カウンタ、送信転送先頭アドレス（ＴＸＴＯＰ
）　レジスタ、受信転送先頭アドレス（ＲＸＴＯＰ）レ
ジスタを示す。

ＣＯＭＭＡＮＤレジスタは、８ビツト、その他のレジス
タは１６ビツトである。ＣＯＭＭＡＮＤレジスタのピッ
）２．１　（ｂ２．ｂｌ）はそれぞれ、セットされたと
き、送信ＤＭＡ制御を行うこと、受信Ｄ？ｌＡ制御を行
うことを示す。

ｃｐｕ　ｒはＤ？’ｌＡ制御部２ａの上部レジスタに適
宜パラメータを設定することで、ＣＰＵｒａを介するこ
となく、メモリ４ａと外部との間で、ＵＳＡＲＴ　３ａ
およびＤＭＡ制御部２ａを介して、送信データ（ＴＸデ
ータ）又は受信データ（ＲＸデータ）の授受が行なわれ
る。

第８図にｃｐｕｒａのＤＭＡ制御部２ａを制御する動作
フローチャートを示す。

一般に、受信は何時発生するか判らないので、受信用Ｄ
ＭＡｆＨ制御は常に動作可能にしておかなければならな
い、そのため、第８図、ステップ３００３において、Ｃ
ＯＭＭＡＮＤレジスタのビット１（ｂｌ）がセットされ
る。送信があり、受信がない場合でも、ステップＳ　０
０７において、ＣＯＭＭＡＮＤレジスタのビット２．１
　（ｂ２．ｂｌ）がセットされる。送信が終了すると、
ＣＯＭＭＡＮＤレジスタのビット２　　（ｂ２）がリセ
ットされる。

〔発明が解決しようとする課題〕

第９図［有］）に図示の如く、６バイト分の送信データ
をＤＭＡ制御の下に送信する場合、ＣＰＵ　ｆ　ａはバ
ス６ａの支配を第９図（ａ）に図示の如く、６バイト分
の送信データがセットされると直ぐ、叶＾からＣＰＵへ
移す。しかしながら、実際のデータの送信は第９図（Ｃ
）に図示の如く、バス支配がＣＰＵに移行後も行なわれ
る。

ここで、第９図に図示の如く、実際にデータ送信が行な
われている間に受信データのＤＭＡ制御が発生し、且つ
、受信データ量が少なくてデータの送信が終了していな
い前に受信データのＤＭＡ制御が終了した場合、第８図
に図示の処理では、ＣＯＭＭＡＮＤレジスタのビット２
（ｂ２）を０“とすぺきか“１”とすべきか不確定であ
るという問題に遭遇している。

若しｂ２＝０とすれば、ＤＭＡ制御部２ａはそれ以降送
信処理を行なわないから、それ以降のデータ送信は打切
られてしまう。一方ｂ２＝１とすれば、すでに送信が完
了している場合でもＤＭＡｆｆｄ制御部２ａに対し実在
しない送信を行なわせることになる。

すなわち、送信のためのバス支配が一旦ＣＰＵ側に戻さ
れ、実際の送信が終了する前に、受信が発生しその処理
が終了した場合、送信のＤＭＡ制御をいかにすべきかＶ
問題となっている。これは、バス支配と実際のＤＭＡ制
御上のタイミングの違いに基づく。

〔課題を解決する手段、および、作用〕第１図に本発明
のＤＭＡ制御方式を用いた送受信双方向通信方式の原理
ブロック図を示す。

同図において、当該通信方式は、バス６を介してｃｐｕ
　ｔ、Ｄ？ＩＡＩＩ制御部２、非同期式双方向通信コン
トローラ３およびメモリ４が接続され、ＤＭＡ制御部が
ＣＰＵから動作条件が設定されることにより、ＤＭＡ制
御部の制御のもとに非同期式双方向コントローラを介し
て直接メモリと外部との間でデータの送受信が行なわれ
るように構成されている。通信コントローラ３とＣＰＵ
　１との間に割込制御部５に接続され得る。

第１図の回路構成は、第６図の回路構成を一般化したも
のである。しかしながら、ＣＰＵ　１の制御処理は第２
図に図示の如く、異なる。

ＣＰＵ　１は、受信要求があった場合、受信用ＤＭＡの
処理を実行した後、送信データカウンタをチエツクする
。送信データカウンタが０であれば、実際に送信されて
いるデータはないから、通信コントローラ３の受信をＤ
ＭＡモードに設定し、ＤＭＡ制？１１部２のＣＯＭ−へ
ＮＤレジスタのビット１（ｂｌ）を１にセットする。送
信データカウンタがＯでなければ、通信コントローラ３
の受信をＤＭＡモードに設定し、ＤＭＡ制御部２のＣＯ
ＭＭＡＮＤレジスタのビット２．１　　（ｂ２．ｂｌ）
ともに１にセットする。

これにより、ＤＭＡ制御部２は送信データカウンタが０
になるまで、すなわち、全ての送信データが実際に送信
されるまで、ＤＭＡ＠？１１を行う。

〔実施例） 第３図に本発明の実施例のＤＭＡ制御方式を用いた送受
信双方向通信方式の構成図を示す。本実施例は、上述の
如く、第５図に図示のＴＤＭＡ衛星通信方式に適用され
る場合を例示している。

第３図の通信方式の構成は、第６図の通信方式とはり同
様であるが、ＣＰＵ　ｌ　ａの処理が、第４図に図示の
如く異なる。尚、第８図に図示のＤＭＡ制御部２ａ内の
レジスタは第３図においても同様である。

以下、第４図のフローチャートを参照して第３図のＣＰ
Ｕ　１の動作を述べる。

スー　プ００１〜００３　３００１−３００３通信転送
先頭アドレス（ＴＸＴＯＰ）レジスタおよび受信転送先
頭アドレス（ＲＸＴＯＰ）レジスタを０にセフトする（
　Ｓ　００１）、次いで、ＵＳＡＲＴ　３　ａを送信、
受信ともＤＭＡモードにする（ＳＯＯ２）、すなわち、
ＵＳＡＲＴ　３　ａはＣＰＵ　１　ａの制御によって動
作することもＤＭＡ制御によって動作することが可能で
あるが、送受信ともにＤＭＡモードにする。更に、受信
転送バイト（ＲＸＢＹＴＨ）カウンタを最大！フレーム
に設定する０次いで、コマンド（ＣＯＭＭＡＮＤ）　レ
ジスタの受信ＤＭＡ有効を示すビット１（ｂｌ）をセッ
トする（５００３）、これにより、ＤＭＡ制御の下に受
信が可能となる。

受信処理がなく送信処理の場合（Ｓ　００４　、　Ｓ　
００５）、送信転送パイ）　（ＴＸＢＹＴＥ）レジスタ
に送信データ数、例えば、第５図（ｅ）に図示の如く６
バイトをセットする０次いで、ＤＭＡＩＩＪ？ｉｌの下
でデータ送信が行なわれるべく、ＣＯＭＭＡＮＤレジス
タのビット２（ｂ２）をセットし、受信Ｄ？ＩＡを無効
にすべく　ＣＯＭＭＡＮＤレジスタのビット１（ｂｌ）
をリセットする（　３００３）。

これにより、送信ＤＭＡ処理が行なわれる（　３００８
）。

第５図（ロ）に図示の如く、６バイト分送信開＾が行な
われると、第５図（ａ）に図示の如く、ＣＰＵ　１　ａ
はバス支配をＤＭＡからＣＰＵに移す。これにより、ｃ
ｐυは受信処理の禁止を解除する（ＳＯＯ９）。

その結果、第５図（ロ）に図示の如く、受信ＤＭＡが発
生する可能性が生ずる。

受信処理があると（ＳＯＯ４）、受信ＤＭＡ処理を実行
する（ＳＯＩＩ）、その後、ＴｘＢＹＴＥカウンタカ０
か否かチエツクする（３０２１　）。第５図（ｅ）に図
示の如（、ＴＸＢＹＴＩ！カウンタが第５図（ロ）に図
示のタイミングで受信ＤＭＡ処理が終了したとき、０で
なければ、引き続き、０になるまで送信ＤＭ＾を継続さ
せる必要がある。そこで、ＲＸＴＯＰレジスタを０に設
定し、さらにＵＳＡＲＴ　３　ａを受信ＤＭＡモードに
設定しく５Ｏ２２）、ＣＯＭＭＡＮＤレジスタのビット
２、　ｌ　　（ｂ２．ｂｌ）ともにセットする（３０２
３）。

すなわち、Ｃ０Ｍ１’１ＡＮＤレジスタのｂ２をセット
し続ける。

ＴＸＢＹＴＩＥ−０であれば、ステップ００１に戻し、
受信の初期設定に移行する。

以上のＣ０Ｍ１’１ＡＮＤレジスタのビット２．１の状
態を第５図（ｆ）＠に示す。

以上の如く、実際に送信データの［１，ＭＡ処理が継続
しており（第５図（ｃ））　、ＴＸＢＹＴＥカウンタが
０でない限りは（第５図（ｅ））、送信聞＾を、受信開
＾があり先に終了してとしても、中断させない。

〔発明の効果〕

以上に述べたように本発明によれば、ＤＭＡ制御の下で
データ送信が行なわれており、−旦バスの支配がｃｐυ
に移行し、受信ＤＭＡが発生し、受信ＤＭＡが先に終了
した時点で上記データ送信が継続している場合、中断さ
れることなく最後までデータ送信が行なわれる。

【図面の簡単な説明】

第１図は本発明のＤＭＡ制御方式を用いた送受信双方向
通信方式の原理ブロック図、 第２図は第１図通借方式の動作説明フローチャート、 第３図は本発明の実施例の通信方式の構成図、第４図は
第３図のＣＰｕの動作フローチャート、第５図（ａ）〜
（６）は第３図の通信方式の動作タイミング図、 第６図は本発明が適用されるＴＯ？Ｉ＾衛星通信方式第
７図は従来の通信方式の構成図、 第８図は第７図の叶＾制御部の内部レジスタ構成図、 第９図は第７図のＣＰＵの動作説明フローチャート、 第１Ｏ図（ａ）〜（ｄ）は第７図の通信方式の動作タイ
ミング図、である。 （符号の説明） １．１ａ・・・ＣＰＵ、 ２・・・開＾制御部、 ３・・・非同期式双方向通信コントローラ、４・・・メ
モリ、 ５・・・割込制御部、 ６・・・バス。

Claims (1)

1. 【特許請求の範囲】 １、バス（６）を介してＣＰＵ（１）、ＤＭＡ制御部（
   ２）、非同期式双方向通信コントローラ（３）およびメ
   モリ（４）が接続され、ＤＭＡ制御部がＣＰＵから動作
   条件が設定されることにより、ＤＭＡ制御部の制御のも
   とに非同期式双方向コントローラを介して直接メモリと
   外部との間でデータの送受信が行なわれるように構成さ
   れたＤＭＡ制御方式を用いた送受信双方向通信方式にお
   いて、 ＣＰＵ（１）はデータ受信終了後も送信データが残って
   いる間、継続して送信状態をＤＭＡ制御部（２）に維持
   させるように構成したことを特徴とする、ＤＭＡ制御方
   式を用いた送受信双方向通信方式。