JPH02244724A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＰＮＰトランジスタを内部に組み込んだ半導
体装置に関する。

〔従来の技術〕

バーチカル形のＰＮＰ　）ランジスタを内部に組み込ん
だ半導体装置の従来の構造を第３図に示す。

ここでは、Ｐ形のシリコン基板１の上面にＮ形のエピタ
キシャル層２を形成して、そのエピタキシャル層２の上
面から拡散法によりＰ形の高濃度のアイソレーション層
３を基板１に接触するように形成し、このアイソレーシ
ョン層３で囲まれたエピタキシャル層２の領域内に、表
面からＰ形の高濃度のエミッタ拡散層４、Ｎ形の高濃度
のベース拡散層５を形成して、ＰＮＰトランジスタを構
成している。６は酸化膜である。

ここでは、アイソレーション層３にコレクタ電極Ｃが、
拡散層４にエミッタ電極Ｅが、拡散層５にベース電極Ｂ
がそれぞれ被着される。

〔発明が解決しようとする課題〕

ところが、この構造では、ベース距離Ｌｂが工ビタキシ
ャル層２の厚みとほぼ同程度となるので、通常１０〜１
５μｍと長くなり、ベース抵抗が大きくなり、エミッタ
注入されたホールのベース走行時間が長くなって、再結
合が多量に生じ、トランジスタの電流増幅率が低く、作
成されるＩＩＩ）　Ｎ　Ｐトランジスタの使用範囲に制
約が生じていた。

本発明はこのような点に鑑みでなされたものであり、そ
の目的は、ベース距離を短くして、上記したような問題
を解決した半導体装置を提供することである。

〔課題を解決するだめの手段〕

このために本発明は、Ｐ形半導体基板向に形成されたＮ
形エピタキシセル層を分離するための１）形アイソレー
ション層と、該アイソレーション層に囲まれた上、記エ
ピタキシャル層の領域内に該アイソレーション層に接続
するように形成され且つ上記基板に接続されるＰ形埋込
層とをイ１し、上記領域内に上記アイソレーション層と
同一深さにまでＰ形エミッタ領域を形成し、上記領域内
の別の領域にベース取出領域を形成し、上記°？イソし
／−ジョン層をコレクタ取出領域としたＰＮＰｔ−フン
ジスタを構成した。

上記Ｐ形はＮ形に、上記Ｎ形はＰ形に代えることができ
る。

〔実施例〕

以下、本発明の実施例について説明する。第１図はその
一実施例を示す図であり、本実施例では上下分離法を利
用してベース距離を短くする。

すなわち、Ｐ形シリコン基板１１のに面にリング状の埋
込層１２川のデボを１ｊなってからその基板】１の」二
面にＮ形のエピタキシャルＮ１３を形成し、そのエピタ
キシャル層１３の」二面にアイソレーション層１４用の
デボとエミッタ拡散層（エミッタ領域）１５用のデボを
同時或いは別々に行ってから、熱処理により埋込層１２
、アイソレーション層１４、エミッタ拡散層１５を形成
する。

そこで、この後に、ベース拡散層（ベース取出領域）１
６用のデボを行って、熱処理によりベース拡散層１６を
形成する。

以上の熱処理により埋込層１２とアイソレーション層Ｉ
４とが接続され、それに囲まれたエピタキシャル層１３
の部分が他から分離されるようになる。つまり、埋込層
１２もアイソレーション層として機能する。アイソＬ／
−ジョン層１４はコレクタ取出領域として機能する。

このとき、上記ベース拡散層１５の深さは、アイソレー
ション層１４と同じに相当深くなるので、そのベース拡
散層１５とアイソし・−ジョン層１４との間のベース距
離Ｌｂは、前述の１０〜１５μｎ１よりも充分短くなる
。

また、この上下分離法はアイソレーション層の１４や埋
込層１２の横幅を狭くすることができるので、その拡が
りの任意設定がμＪ能であり、ベース距離ＩＪの設定ば
マスクにより自由に設定できる。

よって、電流増幅率の向上、スイッチング時間の短縮化
等が可能となる。第２図にその電流増幅率ｈ１の特性を
示した。ｈｆ、は従来品の８０程度に対して、２００程
度まで向」ニした。また、遮断周波数も４９ＭＩ（ｚ程
度から１００　Ｍｌｌｚ程度まで向−１ニする。

このため、ＮＰＮ　）ランジスタとほぼ同程度の特性を
持たせることができるので、同一半導体装置内において
特性の揃ったＰＮＰトランジスタとＮＰＮ　ｌ−ランジ
スタからなる回路、例えば５ＩＰＰ回路等を構成するこ
とができる。

〔発明の効果〕

以」−から本発明によれば、上下分離法を使用してアイ
ソレーション作成と同時にエミッタ拡散を行うので、ベ
ース距離を短くすることができ、電流増幅率が高く遮断
周波数の高いＰＮＰ）ランジスタを作成することができ
、このとき工程が増すこともない。

【図面の簡単な説明】

第１図は本発明の一実施例のＩ）ＮＰトランジスタを有
する半導体装置の説明図、第２図は電流増幅率の特性図
、第３図は従来の同トランジスタを有する半導体装置の
説明図、である。 １１・・・Ｐ形シリコン基板、１２・・・埋込層、１３
・・・エピタキシャル層、１４・・・アイソレーション
層、■ ５・・・エミッタ拡散層、 ６・・・ヘース拡散層。

Claims (2)

【特許請求の範囲】
1. （１）、Ｐ形半導体基板面に形成されたＮ形エピタキシ
   ャル層を分離するためのＰ形アイソレーション層と、該
   アイソレーション層に囲まれた上記エピタキシャル層の
   領域内に該アイソレーション層に接続するように形成さ
   れ且つ上記基板に接続されるＰ形埋込層とを有し、 上記領域内に上記アイソレーション層と同一深さにまで
   Ｐ形エミッタ領域を形成し、上記領域内の別の領域にベ
   ース取出領域を形成し、上記アイソレーション層をコレ
   クタ取出領域としたＰＮＰトランジスタを構成したこと
   を特徴とする半導体装置。
2. （２）、上記Ｐ形をＮ形に、上記Ｎ形をＰ形に代えたこ
   とを特徴とする特許請求の範囲第１項記載の半導体装置
   。