JPH043431A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH043431A JPH043431A JP2103852A JP10385290A JPH043431A JP H043431 A JPH043431 A JP H043431A JP 2103852 A JP2103852 A JP 2103852A JP 10385290 A JP10385290 A JP 10385290A JP H043431 A JPH043431 A JP H043431A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＰ型半導体基板上に形成されたＮＰＮトランジ
スタに関し、特に飽和時における蓄積時間を小さくした
パルス応答特性の良好なＮ、ＰＮトランジスタを含む半
導体装置に関する。
スタに関し、特に飽和時における蓄積時間を小さくした
パルス応答特性の良好なＮ、ＰＮトランジスタを含む半
導体装置に関する。
従来のＰ型半導体基板上に形成されたＮＰＮトランジス
タは、第２図の斜視断面図に示す構造を有している。す
なわち、Ｎ＋＋埋込層２を有するＰ型半導体基板１上に
、コレクタとなるＮ型エピタキシャル層３を形成し、つ
いでＮ型エピタキシャル層３の表面から不純物の選択拡
散によりＮ＋型高伝導路層７を形成する。次にＮ型エピ
タキシャル層３０表面から不純物の選択拡散によりＰ型
アイソレーション層４を枠状に形成する。つぎに、Ｐ型
アイソレーション層４と基板１に囲まれたＮ型エピタキ
シャル層３内に不純物の選択拡散によってＰ＋型ベース
層５を形成する。最後にＰ＋型ベース層５内にＮ＋型エ
ミッタ層６とＮ＋高伝導路層７上にＮ＋＋コレクタコン
タクト層８を同時にＮ型不純物の選択拡散法によって形
成する。
タは、第２図の斜視断面図に示す構造を有している。す
なわち、Ｎ＋＋埋込層２を有するＰ型半導体基板１上に
、コレクタとなるＮ型エピタキシャル層３を形成し、つ
いでＮ型エピタキシャル層３の表面から不純物の選択拡
散によりＮ＋型高伝導路層７を形成する。次にＮ型エピ
タキシャル層３０表面から不純物の選択拡散によりＰ型
アイソレーション層４を枠状に形成する。つぎに、Ｐ型
アイソレーション層４と基板１に囲まれたＮ型エピタキ
シャル層３内に不純物の選択拡散によってＰ＋型ベース
層５を形成する。最後にＰ＋型ベース層５内にＮ＋型エ
ミッタ層６とＮ＋高伝導路層７上にＮ＋＋コレクタコン
タクト層８を同時にＮ型不純物の選択拡散法によって形
成する。
上述した従来のＰ型半導体基板上に形成されたＮＰＮト
ランジスタ（Ｔｒ）が飽和時、Ｐ＋型ベース層５をエミ
ッタ、Ｎ型エピタキシャル層３をベース、Ｐ型アイソレ
ーション層４とＰ型半導体基板１をコレクタとする寄生
ＰＮＰ トランジスタ（Ｔｒ）が動作し、前記ＮＰＮＴ
ｒのベース電極に流れ込むベース電流の一部が、ＮＰＮ
Ｔｒのコレクタ層であるＮ型エピタキシャル層３を経て
Ｐ型半導体基板ｌに流れる。
ランジスタ（Ｔｒ）が飽和時、Ｐ＋型ベース層５をエミ
ッタ、Ｎ型エピタキシャル層３をベース、Ｐ型アイソレ
ーション層４とＰ型半導体基板１をコレクタとする寄生
ＰＮＰ トランジスタ（Ｔｒ）が動作し、前記ＮＰＮＴ
ｒのベース電極に流れ込むベース電流の一部が、ＮＰＮ
Ｔｒのコレクタ層であるＮ型エピタキシャル層３を経て
Ｐ型半導体基板ｌに流れる。
ところで、ＮＰＮＴｒが飽和時のベース電流中、寄生Ｐ
Ｎ Ｐ Ｔ ｒにより、Ｎ型エピタキシャル層３を経
て前記Ｐ型半導体基板１に流れる電流の割合は、上記寄
生ＰＮＰＴｒの電流増幅率に比例し大きくなる。しかる
に、第２区の従来のＰ型半導体基板上に形成されたＮＰ
ＮＴ ｒでは、Ｐ＋ベース層５とＰ型子インレーション
層４、Ｐ型半導体基板１との間に高濃度のＮ＋埋込層２
とＮ＋高伝導路層７とがあるため、寄生ＰＮＰＴｒの電
流増幅率が小さくなり、飽和時のＮＰＮＴｒの蓄積時間
が大きくなるという欠点がある。
Ｎ Ｐ Ｔ ｒにより、Ｎ型エピタキシャル層３を経
て前記Ｐ型半導体基板１に流れる電流の割合は、上記寄
生ＰＮＰＴｒの電流増幅率に比例し大きくなる。しかる
に、第２区の従来のＰ型半導体基板上に形成されたＮＰ
ＮＴ ｒでは、Ｐ＋ベース層５とＰ型子インレーション
層４、Ｐ型半導体基板１との間に高濃度のＮ＋埋込層２
とＮ＋高伝導路層７とがあるため、寄生ＰＮＰＴｒの電
流増幅率が小さくなり、飽和時のＮＰＮＴｒの蓄積時間
が大きくなるという欠点がある。
上記課題に対し本発明の半導体装置では、Ｐ型基板とア
イソレーション層に囲まれたＮ型エピタキシャル層内の
Ｎ＋高高専導路層Ｐ＋ベース層との間に、Ｎ型エピタキ
シャル層上面から底面のＮ＋埋込層上面に丁度達するよ
うな、Ｐ型基板１と接続されている寄生ＰＮＰＴｒコレ
クタ層を設けることにより、寄生ＰＮＰＴｒの電流増幅
率を大きくし、よって本来のＮＰＮＴｒのベース電流中
のコレクタ層へ廻る成分を増加し、その分ＮＰＮＴｒの
ベースに注入される電子キャリアを少くして、蓄積量を
少くし、蓄積時間を短くしている。
イソレーション層に囲まれたＮ型エピタキシャル層内の
Ｎ＋高高専導路層Ｐ＋ベース層との間に、Ｎ型エピタキ
シャル層上面から底面のＮ＋埋込層上面に丁度達するよ
うな、Ｐ型基板１と接続されている寄生ＰＮＰＴｒコレ
クタ層を設けることにより、寄生ＰＮＰＴｒの電流増幅
率を大きくし、よって本来のＮＰＮＴｒのベース電流中
のコレクタ層へ廻る成分を増加し、その分ＮＰＮＴｒの
ベースに注入される電子キャリアを少くして、蓄積量を
少くし、蓄積時間を短くしている。
つぎに本発明を実施例により説明する。
第１図は本発明の一実施例の斜視断面図である。
第１図において、Ｐ＋型半導体基板ｌの上面側にはＮ＋
＋埋込層２が形成され、さらにＮ＋埋込層２を含む基板
１の上面には、不純物濃度１０１５〜１０１６ａｍ−３
のＮ型エピタキシャル層３ （ＮＰＮＴｒコレクタ層）
が積み上げられ、Ｎ型エピタキシャル層３の上面から基
板１に届くＰ型アイソレーション層４がＮ＋埋込層２を
内側に囲んで枠状に形成されて、Ｐ型アイソレーション
層４と底部のＰ＋基板１に囲まれたＮ型エピタキシャル
層３は一つの単位素子領域になっている。この素子領域
の右側に偏った上面側にＰ型不純物の選択拡散によりＰ
＋型ベース層５が形成され、また、素子領域の左側に偏
った上面からＮ＋埋込層２に達するＮ＋高伝導路層７が
形成され、つぎにＰ＋ベース層５内にＮ４型工ミツタ層
６が、Ｎ＋高伝導路層７の上面部にＮ＋＋コレクタコン
タクト層８がＮ型不純物の選択拡散により同時に形成さ
れている。以上は第２図の従来のＮＰＮ トランジスタ
と同じであるが、本発明では特に、前記アイソレーショ
ン形成と同時に、Ｐ＋ベース層５とＮ＋高伝導路層７と
の間の中間部に、Ｎ型エピタキシャル層３の上面から丁
度Ｎ＋埋込層２に達する程度の深さにＰ＋型の寄生ＰＮ
ＰＴｒコレクタ層９が形成されているのである。この寄
生ＰＮＰＴｒコレクタ層９は基板ｌと同電位に接続され
、このコレクタ層９があることにより寄生ＰＮＰＴｒの
電流増幅率が大きくなり、結果として本来のＮＰＮＴｒ
の蓄積時間が短くなり、パルス応答特性が改善される。
＋埋込層２が形成され、さらにＮ＋埋込層２を含む基板
１の上面には、不純物濃度１０１５〜１０１６ａｍ−３
のＮ型エピタキシャル層３ （ＮＰＮＴｒコレクタ層）
が積み上げられ、Ｎ型エピタキシャル層３の上面から基
板１に届くＰ型アイソレーション層４がＮ＋埋込層２を
内側に囲んで枠状に形成されて、Ｐ型アイソレーション
層４と底部のＰ＋基板１に囲まれたＮ型エピタキシャル
層３は一つの単位素子領域になっている。この素子領域
の右側に偏った上面側にＰ型不純物の選択拡散によりＰ
＋型ベース層５が形成され、また、素子領域の左側に偏
った上面からＮ＋埋込層２に達するＮ＋高伝導路層７が
形成され、つぎにＰ＋ベース層５内にＮ４型工ミツタ層
６が、Ｎ＋高伝導路層７の上面部にＮ＋＋コレクタコン
タクト層８がＮ型不純物の選択拡散により同時に形成さ
れている。以上は第２図の従来のＮＰＮ トランジスタ
と同じであるが、本発明では特に、前記アイソレーショ
ン形成と同時に、Ｐ＋ベース層５とＮ＋高伝導路層７と
の間の中間部に、Ｎ型エピタキシャル層３の上面から丁
度Ｎ＋埋込層２に達する程度の深さにＰ＋型の寄生ＰＮ
ＰＴｒコレクタ層９が形成されているのである。この寄
生ＰＮＰＴｒコレクタ層９は基板ｌと同電位に接続され
、このコレクタ層９があることにより寄生ＰＮＰＴｒの
電流増幅率が大きくなり、結果として本来のＮＰＮＴｒ
の蓄積時間が短くなり、パルス応答特性が改善される。
なお上記実施例では、ＮＰＮＴｒベース層の片側にだけ
寄生ＰＮＰＴｒフレクタ層を設けているが、Ｐ＋ベース
層の全周を囲むようにして寄生ＰＮＰＴｒコレクタ層を
設けることができる。
寄生ＰＮＰＴｒフレクタ層を設けているが、Ｐ＋ベース
層の全周を囲むようにして寄生ＰＮＰＴｒコレクタ層を
設けることができる。
以上説明したように本発明は、Ｐ＋型ベース層とＮ＋高
伝導路層との間に、Ｐ型半導体基板と同電位のＰ型寄生
ＰＮＰＴｒコレクタ層を設ける事により、前記寄生ＰＮ
ＰＴｒの電流増幅率を太きくし、ＮＰＮＴｒの飽和時の
蓄積時間を短くすることができる。
伝導路層との間に、Ｐ型半導体基板と同電位のＰ型寄生
ＰＮＰＴｒコレクタ層を設ける事により、前記寄生ＰＮ
ＰＴｒの電流増幅率を太きくし、ＮＰＮＴｒの飽和時の
蓄積時間を短くすることができる。
第１図は本発明の一実旅例の斜視断面図、第２図は従来
の半導体装置の斜視断面図である。 １・・・・・・Ｐ＋半導体基板、２・・・・・・Ｎ＋埋
込層、３・・・・・・Ｎ型エピタキシャル層（ＮＰＮＴ
ｒコレクタ層）、４・・・・・・Ｐ型アイソレーション
層、５・・・・・・Ｐ＋ベース層、６・・・・・・Ｎ＋
エミッタ層、７・・・・・・Ｎ＋高高伝導層層８・・・
・・・コレクタコンタクト層、９・・・・・寄生ＰＮＰ
Ｔｒコレクタ層。 代理人 弁理士 内 原 晋
の半導体装置の斜視断面図である。 １・・・・・・Ｐ＋半導体基板、２・・・・・・Ｎ＋埋
込層、３・・・・・・Ｎ型エピタキシャル層（ＮＰＮＴ
ｒコレクタ層）、４・・・・・・Ｐ型アイソレーション
層、５・・・・・・Ｐ＋ベース層、６・・・・・・Ｎ＋
エミッタ層、７・・・・・・Ｎ＋高高伝導層層８・・・
・・・コレクタコンタクト層、９・・・・・寄生ＰＮＰ
Ｔｒコレクタ層。 代理人 弁理士 内 原 晋
Claims (1)
- 上面側にＮ＾＋埋込層が形成されたＰ型半導体基板上
にＮ型層が積み上げられ、このＮ型層の上面から前記Ｎ
＾＋埋込層を内側に含んで前記Ｐ型基板に至るＰ型アイ
ソレーション層が形成され、前記基板とアイソレーショ
ン層に囲まれた素子領域内にＰ＾＋ベース層が、このＰ
＾＋ベース層内にＮ＾＋エミッタ層が形成され、さらに
前記素子領域内のＮ型層上面にＮ＾＋コレクタコンタク
ト層が形成され、このＮ＾＋コレクタコンタクト層と前
記Ｎ＾＋埋込層とをつなぐＮ＾＋高伝導路層とが形成さ
れてなるＮＰＮトランジスタを含む半導体装置において
、前記Ｐ＾＋ベース層とＮ＾＋高伝導路層との間のＮ型
層に、上面から丁度前記Ｎ＾＋埋込層上面に至る程度の
深さの、前記Ｐ＾＋ベース層をエミッタ、Ｎ型層をベー
ス、Ｐ型基板をコレクタとする寄生ＰＮＰトランジスタ
・コレクタ層が形成されていることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2103852A JP2771311B2 (ja) | 1990-04-19 | 1990-04-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2103852A JP2771311B2 (ja) | 1990-04-19 | 1990-04-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH043431A true JPH043431A (ja) | 1992-01-08 |
| JP2771311B2 JP2771311B2 (ja) | 1998-07-02 |
Family
ID=14364974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2103852A Expired - Fee Related JP2771311B2 (ja) | 1990-04-19 | 1990-04-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2771311B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6734522B2 (en) | 2000-07-25 | 2004-05-11 | Sharp Kabushiki Kaisha | Transistor |
-
1990
- 1990-04-19 JP JP2103852A patent/JP2771311B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6734522B2 (en) | 2000-07-25 | 2004-05-11 | Sharp Kabushiki Kaisha | Transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2771311B2 (ja) | 1998-07-02 |
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Legal Events
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