JPH02246096A - Ｃｍｏｓ書込みを具備するｅｃｌｅｐｒｏｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、電気的に書込み可能なリードオンリーメモリ
（ＥＦＲＯＭ）に関するものであって、更に詳細には、
バイポーラと相補的電界効果トランジスタの両方（Ｂ　
ＩＣＭＯＳ）を使用するＥＦＲＯＭに関するものである
。

従来技術 よく使われる二つの回路ファミリは、トランジスタφト
ランジスタやロジック（ＴＴＬ）及びエミッタ結合論理
（Ｅ　ＣＬ）である。ＣＭＯＳ回路は、ＴＴＬ電圧レベ
ルで動作し、即ち、それぞれ、５ｖ及びＯｖの高及び低
電圧レベルで動作する。

典型的には、低レベルは０．４Ｖ以下に定義され、且つ
高レベルは２．４ｖ以上に定義され、５ｖ電圧供給源が
使用される。このことは、大きな電圧の振れを与え、従
ってノイズに対する大きな免疫性が与えられる。しかし
ながら、大きな遷移が必要とされるために、速度は遅く
ならざるを得ない。

一方、ＥＣＬ回路は、バイポーラトランジスタで構成さ
れ、且つバイポーラトランジスタのＶＢＥ即ち約０．８
ｖの電圧の振れで動作する。通常、負の供給源が使用さ
れ、典型的には、−４，５Ｖ又は−５，２ｖである。こ
の様な回路は、典型的には、５０Ωの値を有するマツチ
したインピーダンス出力を駆動するために使用される。

この５００の値は、大きな駆動電流を必要とし、且つマ
ツチしたインピーダンス出力は、低ノイズ余裕を持った
システム内においてノイズ間通を発生することのある反
射を取り除いている。

書込み可能リードオンリーメモリ（ＦＲＯＭ）は、各々
の技術を使用して開発されたものである。

ＦＲＯＭは、その動作及び構造において、ランダムアク
セスメモリ（ＲＡＭ）とは異なっている。

ＲＡＭは、データ位置を選択するためにデータ入力端と
、データ出力端と、アドレス入力端とを有している。Ｆ
ＲＯＭは、書込みを行なった後に読取られるので、アド
レス入力端とデータ出力端のみを有している。データ出
力端は、書込み期間中にデータ入力端として機能する。

各々が一度だけ書込むことが可能な２個のバイポーラＦ
ＲＯＭセルを有する例を第１図及び第２図に示しである
。第１図は、メタルヒユーズ形態を示しており、その場
合、ヒユーズ１０はワードライン１４とビットライン１
６との間のダイオード１２と直列に結合されている。ヒ
ユーズへ大キな電流パルスを供給することにより、その
ヒユーズを溶断即ち吹き飛ばし、その接続部に書込みを
行なう。開放接続状態は、適宜のアドレス及び読取り回
路によつて０又は１として解釈することが可能であり、
一方閉じた接続状態はその相補的状態として解釈するこ
とが可能である。

トランジスタヒユーズを第２図に示しである。

その場合、バイポーラトランジスタ１８がワードライン
１４とビットライン１６との間に結合されている。該ト
ランジスタを介しての逆電流が、そのエミッタ・ベース
接合を短絡し、該トランジスタをダイオードとして機能
させることにより、それの書込みを行なう。重要なこと
であるが、第１図及び第２図の両方のメモリセルは、−
度のみ書込みを行なうことが可能であり、書込みを逆に
することはできない。しかしながら、これらのメモリセ
ルは、０．８ｖの振れを使用して、ＥＣＬ電圧レベルで
動作することが可能であるという利点を有している。

典型的に、メモリセルのテスト行及びテスト列は、顧客
へ配送する前に、バイポーラＦＲＯＭチップの速度をテ
ストするために設けられている。

メモリセルアレイの残部は、顧客がそのチップを受取る
まで書込みされることがなく、従って顧客へ配送する前
にテストすることは不可能である。

顧客へ配送する前にアレイの主要部分の書込みを行ない
テストすることができないので、それがテスト行及びテ
スト列と同一の速度で動作するか否かを決定することは
不可能である。従って、エラー余裕が組込まれており、
従ってテスト行及び列は、ある量だけ生産上の明細にお
ける速度よりも高速でなければならない。このことは、
実際のアレイの行及び列の幾つかがより遅いものである
場合の「ガートバンド」即ち安全地帯とすることを可能
とする。配送する前にアレイ全体の書込みを行ないテス
トを行なうことができないので、配送する前に完全にテ
ストを行なうことが可能な０ＭＯＳＥＰＲＯＭの場合よ
りも、フィールドにおいて書込みを行なった後における
故障の発生率は高い。

ＥＣＬ　　ＰＲＯＭに対してヒユーズが使用されている
ので、そのヒユーズを焼き切るために高電流パルスが必
要である。このことは、センスするために使用されるの
と同一のドライバとすることが可能であるか又は同一の
ラインに結合されている別のドライバとすることが可能
な大きな電流ドライバを必要とする。何れの場合におい
ても、大きなドライバはラインの容量を付加し、従って
性能を遅くさせる。更に、この大きな電流パルスを取扱
うためにより幅広のメタルラインが必要とされる。同一
のメタルラインを使用してセルの読取りが行なわれるの
で、これらのラインは、読取り動作のために必要なもの
よりも一層大きなものとなっている。典型的なＥＣＬ　
　ＦＲＯＭは、１０乃至２５ナノ秒（ｎｓ）のアクセス
時間を有している。

第３Ａ図は、第１図又は第２図のセルを使用したアレイ
２９の一つの行（ワードライン）２１及び一つの列（ビ
ットライン）２３に対しての完全なメモリ回路の一実施
例を示したブロック図である。書込みを行なう場合、書
込みが行なわれるべきビットは、その出力ビン３２を選
択状態とさせる。このことは、高電流パルスを、書込み
選択・書込み回路３１を介して、列ライン２３上に送給
する。そのワードライン・（即ち、ワードライン２１）
へ高値が印加されることがないことによって選択される
何れかのセルは、そのヒユーズを焼き切り且つ書込みが
行なわれる。書込みが行なわれるべきビットのみが、そ
れらの出力ビン３２へ電圧が印加される。書込みの後、
読取り動作期間中において、入力ピン２０は、アドレス
信号を受取り、且つ、それをＥＣＬ入力バッファ２２を
介してＥＣＬデコード回路２４へ供給し、同一の集積回
路上の何千ものその他のメモリセルから適切なメモリセ
ルを選択する。その他の信号は、ＥＣＬセンス回路２８
を介して、ＥＣＬ出力バッファ３０及び出力ビン３２へ
供給される。勿論、ＥＣＬデコード及びＥＣＬセンス回
路は、実際には、複数個のメモリセルへ結合されており
、簡単化のためにその様なもののうちの一つのみを図示
しているに過ぎない。

第３Ｂ図は、第３Ａ図の幾つかの回路及びアレイ２９の
一部を示している。理解される如く、各行ラインは入力
バッファ２２とＥＣＬデコード回路２４とを有している
。各ビットライン（列）は、ＥＣＬセンス回路２８、Ｅ
ＣＬ出力バッファ３０、書込み選択・高電流書込み回路
３１を有している。

アレイ２９は、数十個のメモリセル２６を有しているが
、簡単化のために、その幾つかを図示しているに過ぎな
い。

理解される如く、書込み期間中、アドレス入力をデコー
ドすることによって適切なワードラインが選択されねば
ならないばかりか、書込まれるべきビットに対応す、る
ビットラインが、データ出力ビン上に入力を供給するこ
とによって選択されねばならない。その後に、読取り動
作期間中、入力ワードのみがデコードされることが必要
であるに過ぎず、その各々は、複数個のビットライン上
に複数ビット出力バイトを供給する。理解される如く、
デコード回路は説明の便宜上幾分簡単化して示しである
。各アドレスビットに対して別個の入力バッファが設け
られているが、これらの入力バッファの出力端は、単一
のデコード回路へ結合されており、それは制限された数
のアドレスビット入力に応答して多数の出力ワードライ
ンの一つを選択する。高電流を取扱うことが可能な部品
を使用して、高電流書込み回路２７内に同様のデコード
動作が与えられねばならない。その後の図面は、デコー
ド回路に対して簡単化したブロックを使用して示してい
る。

バイポーラ技術と対照的に、ＭＯＳ技術を使用して消去
可能ＦＲＯＭ　（ＥＦＲＯＭ）が開発されている。ワー
ドライン１４がＭＯＳトランジスタ３４によってビット
ライン１６に結合されているＭＯＳ　　ＥＰＲＯＭセル
を第４図に示しである。

トランジスタ３４は、制御ゲート３７から電気的に分離
されているフローティングゲート３５を有している。こ
のトランジスタは、電子がフローティングゲート内に流
れ込みそこに捕獲されることによって書込みが行なわれ
る。このことは、フローティングゲートが電荷を保持す
るコンデンサとして作用させ、その際に、検知可能な対
応でトランジスタの機能性を変化させ、例えばスレッシ
ュホールド電圧を変化させる。一方のタイプのセルにお
いては、ワードラインとビットラインの両方を高状態と
することにより書込みが行なわれる。

第４図のＭＯＳメモリセルは、ＴＴＬ電圧レベルで動作
するが、消去可能であるという利点を有している。それ
は、例えば、紫外線又は電気的技術を使用してフローテ
ィングゲートから電荷を除去することによって消去する
ことが可能である。

従って、所望により、回路の書込みを行ない且つ検証を
行ない、次いで消去し、更に再書込みを行なうことが可
能である。この再書込み可能であるという能力は、バイ
ポーラＦＲＯＭ回路におけるようなテストセルに対する
必要性を取り除いている。第４図のメモリセルの一つの
利点は、１１１図及び第２図に示したバイポーラＦＲＯ
Ｍセルにおいては書込みを行なうために典型的に大きな
電流パルスを必要とすることとは対照的に、それが標準
の１２．５ＶのＣＭＯ５書込みレベル（且つ、後に、標
準の０−５ｖの入出力レベルで読取芯）を使用して書込
むことが可能であるということである。

典型的なＭＯＳ　　ＥＰＲＯＭ回路を第５図に示しであ
る。図示した如く、この回路は、各ワードライン４１に
対するデコード回路４０と入力ビン３６と入力バッファ
３８とを具備する第４図のセルのアレイ４３を使用して
いる。各メモリセル４２は、更に、ビットライン４７へ
接続されており、それはセンス回路４４、出力バッファ
４６及び出力ビン４８へ結合されている。第５図のメモ
リセル４２の書込みを行なうために、１２．５Ｖ信号が
ｖ、、ビン３９上をアドレスデコード回路４０へ又選択
したワードライン４１へ供給される。■、。

ビン３９は、書込みを行なうのに必要な高電圧を供給す
るばかりではなく３、書込み回路４５をイネーブルする
ことによって活性化される書込みモードを選択する。

高ワードライン及び例えばビットライン４７などの高い
値にないビットラインへ接続されている何れかのセルに
対して書込みが行なわれる。出力ピン４８及び書込み回
路４５を介して与えられる入力は、ビットライン４７を
高い値とさせる。従って、この回路は、ちょうどバイポ
ーラＦＲＯＭが書込み回路を必要とするのと同じく、書
込み回路が出力ピンへ結合されることを必要とする。し
かしながら、出力端へ結合されている別個の高電流デー
タ入力回路（即ち高電流能力を有する結合した回路）は
除去されている。読取り動作期間中、５ｖレベルを使用
して、入力バッファ３８及びデコード回路４０を介して
ワードラインを選択し、ビットラインはセンス回路４４
及び出力バッファ４６を介してセンスされる。

しかしながら、ＣＭＯＳ　　ＥＰＲＯＭの場合の典型的
なアクセス時間は約１００−２００ｎｓｓである。従っ
て、書込み可能メモリに対するＥＣＬと０ＭＯＳの間に
は著しい利益考量が存在している。０ＭＯ９ＥＰＲＯＭ
は、顧客に対して再書込み可能能力を与え、且つ顧客へ
配送する前に書込みを行ないテストをする能力を与えて
いるが、アクセス時間が著しく大きいという欠点がある
。

一方、ＥＣＬ　　ＰＲＯＭはより高速なものであるが、
顧客へ配送する前に完全にテストを行なうことができず
、且つ再書込みを行なうことができない。

目　　的 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、ＭＯＳメモリセルを
使用するＥＣＬ　　ＥＰＲＯＭ回路及びその動作方法を
提供することを目的とする。

構成 本発明は、ＭＯＳ電圧レベルを使用してメモリセルの書
込みを行なう技術を包含しており、更にＥＣＬ電圧レベ
ルでメモリセルの読取りを行なうための回路を包含して
いる。従って、書込み経路及び読取り経路が分割されて
、ＥＣＬ電圧レベルを使用するＦＲＯＭ装置の読取り速
度と結合させたＭＯＳ　　ＥＰＲＯＭ装置の書込みの容
易性及び再書込み可能性の特性を与えている。

一実施例においては、メモリセルに対して二つの平行な
経路が設けられ、メモリセルが読取り信号及び書取り信
号を別々に受取ることを可能としている。読取り経路は
、セルの読取りを行なうためにＥＣＬ部品を使用してお
り、一方書込み経路はセルの書込み及び検証を行なうた
めのＭＯＳ部品を有している。メモリセル自身は、ＭＯ
Ｓメモリ要素と、ＥＣＬバス要素と、該ＭＯＳメモリ要
素を該ＥＣＬバス要素へ結合するセンス要素を包含して
いる。このＭＯＳメモリ要素は、書込み経路へ結合され
ており、且つ該ＥＣＬバス要素は、バイポーラ出力トラ
ンジスタを具備する読取り経路へ結合されている。

動作について説明すると、書込みは、書込み経路を介し
てＭＯＳメモリ要素の状態を設定することにより行なわ
れる。読取り動作期間中、読取り経路は、選択されると
ＭＯＳメモリ要素のセンスした値をメモリセルバイポー
ラ出力トランジスタを具備する出力端へ供給する。この
センス要素は、ＭＯＳメモリ要素の書込んだ値に対応す
る出力を供給する。このセンス要素の出力は、ＥｃＬバ
ス要素へ供給され、それはメモリセルバイポーラ出力ト
ランジスタを活性化乃至は不活性化させる。

このバイポーラ出力トランジスタは、ＥＣＬｏ。

８ｖ出力の振れを与える。

メモリセル出力トランジスタの活性化又は不活性化は、
ＭＯＳ電圧レベルを発生しそれらをＥＣＬ電圧レベルへ
翻訳することの必要性を除去している。メモリセル出力
バイポーラトランジスタはＥＣＬビットとワードライン
との間に結合されているので、それはＥＣＬモードに対
するメモリ要素として作用する。このメモリセルバイポ
ーラトランジスタの状態は、それがセンス要素によって
活性化されているか又は不活性化されているかに依存す
る。

この実施例において、バイポーラ出力トランジスタの状
態をセンスすべく接続されているＥＣＬデコード回路は
、ＭＯＳ書込み期間中ディスエーブルされる。該ＭＯＳ
人カバッファは、読取り動作期間中ディスエーブルされ
、読取り信号が書込み経路へ到達することを防止してお
り、又その逆も真である。

ＥＣＬ読取り経路が干渉を発生することなしに第一実施
例におけるＭＯＳ出力経路へ接続することを可能とする
ために、新規なトライステートＥＣＬ出力バッファが提
供されている。従来のＥＣＬ出力バッファは、本来的に
トライステート状態を発生するものではない。本発明の
出力バッファは、トライステートモード信号に応答して
出力トランジスタのベースへの電流をディスエーブルさ
せるための回路を有するバイポーラトランジスタを使用
している。

好適には、出力バッファは、出力バイポーラトランジス
タをドライブする差動対のバイポーラトランジスタを有
している。ディスエーブル手段は、多数のＭＯＳトラン
ジスタから構成されており、それは、電源及び電流源を
差動対から分離し、且つ差動対へのベースドライブをデ
ィスエーブルさせる。更に、出力バイポーラトランジス
タのエミッタ及びベースは、トライステートモードにお
いて共通結合されて、出力トランジスタのエミッタφベ
ースブレークダウンを防止している。

本発明のこの実施例についてテストを行ない、４−５ｎ
ｓのアクセス時間を有するものであることが判明した。

このことは、従来のＥＣＬ　　ＰＲＯＭのアクセス時間
が１Ｏ−２５ｎｓであるのと比較してかなり高速である
。それは、従来のＣＭＯＳのアクセス時間が１００−２
００ｎｓであるのと比較して著しく高速である。本発明
は、更に、顧客へ配送する前に全てのセルをテストする
ことを可能とするものであり、従って従来のＥＣＬＰＲ
ＯＭと比較して、フィールドにおける故障の発生率は減
少されている。

別の実施例においては、標準ＭＯＳメモリセルを使用し
、且つＥＣＬ読取り経路とＭＯＳ書込み・検証経路とを
、それらの経路がメモリセルに到達する前に結合してい
る。このことは、両側において組合わせ及び分割論理を
使用して行なわれており、それは、事実上、入力端にお
いてｔｃＬレベルをＭＯＳレベルへ翻訳し、且つ出力端
においてＭＯＳレベルをＥＣＬレベルへ翻訳する。読取
りモード期間中読取り経路内に翻訳回路の必要性がある
ので、この第二実施例は、読取りモード期間中、第一実
施例よりも性能が遅いが、標準のＣＭＯ９ＥＰＲＯＭセ
ルと比較してかなり高速である。しかしながら、標準Ｍ
ＯＳメモリセルが使用されているので、メモリセルは小
型であり、従って与えられたシリコン面積内により多く
のメモリセルを集積化させることを可能としている。従
って、これら二つの実施例においては、集積度と速度と
の間において利益考量が存在する。

従って、本発明は、再書込み可能能力及びＣＭＯＳＥＦ
ＲＯＭのＭＯＳレベルでのテスト及び検証を行なう能力
を有するＥＣＬ　　ＰＲＯＭの速度を与えることにより
従来技術を改善している。

書込みのためにＭＯＳ電圧レベルを使用することは、標
準のＭＯＳ書込みソフトウェア及びハードウェアを使用
することを可能とする。回路動作の速度は、書込みの後
に検証することが可能であるので、従来のＥＣＬ　　Ｐ
ＲＯＭのテスト行又はテスト列に対する必要性はない。

書込みを行なうために高電流パルスは必要ではないので
、従来のＥＣＬ　　ＰＲＯＭの大型の電流ドライバ及び
それと関連する容量を設ける必要がない。このことは、
本発明を、高速の従来のＥＣＬ　　ＰＲＯＭよりも更に
速い速度を与えることを可能としている。従来のＥＣＬ
　　ＰＲＯＭを超えるこの付加的な速度に関する改善は
、ガートバンドに対する必要性が除去されているので得
られている。全ての行及び列をテストすることが可能で
あるので、テストされている行及び列とテストされてい
ない行及び列との間の差異を考慮に入れるためのガート
バンドを設ける必要性がない。

従って、本発明は、ＥＣＬ　　ＰＲＯＭの速度を、ＣＭ
ＯＳＥＦＲＯＭの書込み及び検証能力と結合させること
により改良したＥＣＬ　　ＥＰＲＯＭを提供している。

実施例 以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。

第６図は、別個の書込み及び読取り経路及び独特の二重
入力メモリセル５ｏを使用する本発明の第一実施例に基
づいて構成されたＥＣＬ　　ＥＦＲＯＭを示したプロ→
り図である。簡単化のために単一のメモリセルのみしか
示していないが、各ワードラインは、一つの行のメモリ
セルへ接続されており、且つ各ビットラインはアレイ内
の一つの列のメモリセルへ接続されている。更に、メモ
リチップは、多数の行及び列ラインを有しており、その
各々はそれ自身の入力及び出方回路を有している。

この回路の書込み及び検証側は、入力バッファ５４、デ
コード回路５６、センス回路５８、出力バッファ６０及
び書込み回路７３がら構成されている。この回路の読取
り即ちＥＣＬ側は、ＥｃＬ入力バッファ６４ＣＬデコー
ド回路６６、ＥＣＬセンス回路７０、ＥＣＬ出力バッフ
ァ６８がら構成されている。

書込み動作期間中、■、、信号は、１２．５Ｖレベルを
供給し且つ書込み回路７３をイネーブルさせる。書込み
ワード（又は行）入力信号が、入力ビン５２を介して、
入力バッファ５４へ供給され、次いでデコード回路５６
、更に書込みワードライン５７を介して、メモリセル５
ｏへ供給される。

好適には、バッファ５４及びデコード回路５６は、ＣＭ
ＯＳ技術を使用して製造される。書込みデータは、−度
に一つのバイト毎に与えられ、各ビットは、出力ビン６
２を介して、書込み回路７３へ与えられ、次いでビット
（即ち列）ライン５９を介してメモリセル５０へ供給さ
れる。

書込みの後に、各メモリセルの内容は、書込みワード及
びビットラインを使用して検証（読取り）することが可
能である。アドレスがデコードされて、適宜のワードラ
インへの入力を与える。従って、入力ビン５２、入力バ
ッファ５４、デコード回路５６及びワードライン５７を
介してメモリセル５０へ供給される信号によって一つの
メモリセルが選択される。メモリセル５ｏからの出力信
号は、ビットライン５９を介して、ＭＯＳセンス回路５
８へ供給され、次いで出力バッファ６ｏ及び出力ビン６
２へ供給される。他のビットラインは、適宜の回路でも
って同様にセンスされ、ちょうどその他のワードライン
における如く適宜選択される。センス回路及び出力バッ
ファも、好適には、ＣＭＯＳ技術を使用して製造される
。書込み動作及び検証期間中、本回路のＥＣＬ側は、デ
ィスエーブルされ、ＥＣＬ入力バッファ６４ＥＣＬデコ
ード回路６６の何れかがディスエーブルされる。

書込み動作及び検証の後に、本回路は、ＥＣＬ側を使用
して、通常読取りモードで動作させることが可能である
。アドレス入力は、入力バッファ６４及びデコード回路
６６を使用してデコードされて、例えばワードライン６
７などのような適宜のワードラインを選択する。ＥＣＬ
センス回路７αは、読取りビットライン６９上をＥＣＬ
出力バッファ６８へ出力信号を供給する。ＥＣＬ出力バ
ッファ６８は、独特のトライステートＥＣＬ出力バッフ
ァ（第１５図−第１９図）であり、それはトライステー
ト状態にあり、従って書込み動作期間中実効的にディス
エーブルされる。このＥＣＬ経路は、読取り動作のため
にのみ使用され、且つ書込み動作のために使用すること
はできない。ＥＣＬ　　ＰＲＯＭ書込み能力は与えられ
ず、従って第３Ａ図の高電流入力端に対する必要性を除
去すると共に、ＥＣＬ読取りビットライン６９に対する
付加的書込み選択回路に対する必要性を取り除いている
。

勿論、ワード及びビットラインの各々は、複数個のメモ
リセルに対して設けられており、簡単化のために、第６
図においてはそのうちの一つのみ示しである。第１２図
は、４個のメモリセルに対するビット及びワードライン
接続を示している。

書込み動作の後、メモリセル５０の状態の正しさは、Ｍ
ＯＳ経路を使用しての読取りによって検証することが可
能である。その後に、通常の回路動作の期間中、本回路
は、より高速のＥＣＬ経路を使用して読取りを行なうこ
とが可能である。ＥＣＬ読取りサイクル期間中、読取り
入力信号が、入力バッファ６４．デコード回路６６及び
読取りワードライン６７を介してメモリセル５０へ供給
される。メモリセル５０の出力は、ＥＣＬセンス回路７
０によって読取りビットライン６９から検知され且つ出
力バッファ６８へ供給される。ＭＯＳ書込み及び検証期
間中にＥＣＬ入力端及び出力端がディスエーブルされね
ばならないのと同様に、ＭＯＳ入力及び出力回路は、Ｅ
ＣＬ読取りモード期間中にディスエーブルされねばなら
ない。ＭＯＳ人カバッファ５４又はデコード回路５６の
一方がディスエーブルされねばならない。好適には、Ｍ
ＯＳ出力バッファ６０は、トライステート状態にあるト
ライステートバッファである。ＭＯＳ回路をディスエー
ブルするための回路について以下説明する。書込み回路
７３は、ＥＣＬ読取り期間中ディスエーブルされ、入力
バッファのディスエーブル動作と同様に、ＣＭＯ９トラ
ンジスタを分離させる。

従って、第６図の回路は、標準の１２．５ＶのＭＯＳ書
込みレベルで書込みを行ない且つ標準のＥＣＬｏ、８Ｖ
の読取りレベルで読取りを行なうことを可能とし、その
際により小さな振れのＥＣＬ電圧レベルでの読取り動作
の速度に関する利点を与えている。更に、ＭＯＳ　　Ｅ
ＰＲＯＭの再書込み可能能力が与えられている。従って
、ＥＣＬ性能のメモリ製品が与えられ、それは市場にお
いて容易に入手可能な標準的ＭＯＳ書込み器を使用して
容易に書込むことが可能である。

第７図は、本発明の別の実施例を示しており、その場合
、アレイ９５において、例えば第５図のセル４２などの
ような標準的なＭＯＳメモリセルフ２を使用している。

同様に、デコード回路７４及びセンスアンプ７６は、そ
れぞれ、第５図のブロック４０及び４４に対応している
。しかしながら、入力信号は、入力ピン７８を介して二
つの経路に沿って供給され、ＥＣＬ入力バッファ８０Ｍ
ＯＳ人カバッファ８２を介して組合わせ論理８４へ供給
され、その組合わせ論理８４は、動作モードに依存して
入力のうちの一つを選択する。

出力側においては、分割論理８６が、同様の機能を与え
、ＥＣＬ出力バッファ８８又はＭＯＳ出力バッファ９０
の何れかへ出力信号を供給しくそれが書込み又は読取り
動作の何れであるかに依存して）、次いで出力ビン９２
へ供給する。ここで、組合わせ及び分割機能は、第６図
における如くメモリセル内においてではなく、メモリセ
ルから別途に行なわれる。書込み回路９３も設けられて
いる。

第一実施例に戻って説明すると、第８図は、第６図の独
特の二重入力メモリセルをブロック図で示している。Ｍ
ＯＳメモリセル９４は、書込みワード入力ライン５７と
書込みビット出力ライン５９との間に結合されている。

このＭＯＳセルは、１２．５Ｖレベルを使用して書込み
が行なわれ、次いで通常のＭＯＳ態様で検証が行なわれ
る。読取り期間中、ＭＯＳセル９４の出力は、センス要
素９６を介して、ＥＣＬバス要素９８へ供給される。バ
ス要素９８は、読取りワードライン６７と読取りビット
ライン６９との間に接続されている。

第９図は、第８図のメモリセルの一実施例を示している
。第９図の回路において、バイポーラトランジスタ１１
４のエミッタは、読取りビットライン（列デコード）６
９へ接続されており、それは、更に、その他のメモリセ
ルと共通に接続されている。トランジスタ１１４のベー
スは、ＰＭＯＳ装置１１０を介して、読取りワード（行
）ライン６７へ接続されており、それは、更に、その他
のメモリセルへ共通に接続されている。書込みビットラ
イン５９は、更に、その他のメモリセルと共通しており
、ＮＭＯＳトランジスタ１００へ接続されている。書込
みワードライン５７は、更に、その他のメモリセルと共
通であり、コンデンサ１０２を介して、トランジスタ１
００及び１０４のゲートへ接続されている。トランジス
タ１００及び、コンデンサ１０２はＭＯＳセル９４ａを
形成している。このセンス要素は、要素９６ａであり、
それは、ＮＭＯＳトランジスタ１０４及び正電圧供給源
１０８へ結合されている抵抗１０６を有している。セン
ス要素９６ａは、ＭＯＳセル９４ａの状態を検知する。

最後に、ＥＣＬバス要素９８ａは、読取りワードライン
６７と読取りビットライン６９との間に結合されている
。要素９８ａは、２ＭＯＳトランジスタ１１０及び８Ｍ
ＯＳトランジスタ１１２、及び正電圧源１０８に結合さ
れているバイポーラトランジスタ１１４を有している。

トランジスタ１１０及び１１２のゲートは、両方とも、
センス要素９６ａによって制御される。

ＰＭＯＳトランジスタ１１０のソースは、読取りワード
ライン６７へ接続されている。一方、２ＭＯＳトランジ
スタ１１０のドレインは、読取りワードライン６７へ接
続することが可能である。

正電圧供給源１０８は、好適には、書込み期間中に５．
Ｏｖであり、ワードライン５７は、１２゜５ｖのｖ２．
から１２．５Ｖであり、且つ負供給源１０７はＯｖであ
る。検証期間中、供給源１０８は＋５ｖである。ＥＣＬ
読取り期間中、正供給源１０８はＯｖであり、且つ負供
給源１０７は−４゜５又は−５，２ｖである。

セルの書込みを行なうために、入力及び出力信号が第６
図の下側の０ＭＯＳ経路を介して供給され、上側のＥＣ
Ｌ経路は、モード信号によってディスエーブルされる。

セル９４ａは、コンデンサ１０２を充電することによっ
て書込まれる。書込みビットライン５９が高状態へ選択
されると、ワードライン５７も高状態であると、トラン
ジスタ１００を介して電流が流れ、従ってコンデンサ１
０２を充電する。−度に一つのワードラインが書込みの
ために高状態とされる。ビットライン５９が選択されな
い場合には、トランジスタ１００は遮断状態とされ、ワ
ードライン５７から電流が流れるための場所は存在しな
い。従って、コンデンサ１０２が充電されることはない
。電流に対する唯一の他の経路は、トランジスタ１０４
を介しての経路である。抵抗１０６の値は大きく、ギガ
オームの程度の抵抗であるから、トランジスタ１０４を
介して著しい電流が流れることはない。書込みの後に、
書込みビット及びワードライン５９及び５７に結合され
ているＣＭＯＳ経路を介しての読取りを行なうことによ
って、メモリの内容が検証される。

ＥＣＬ読取りを行なうために、正供給源１０８がＯｖに
設定され、負供給源１０７が一５ｖに設定され、且つ全
ての書込みワードライン５７がＯＶに設定される。第６
図の上側のＥＣＬ経路が使用され、下側の０ＭＯＳ経路
はディスエーブルされる。コンデンサ１０２上に電荷が
格納されていないと、これはトランジスタ１０４をター
ンオンさせ、ノード１１６における電圧を降下させる。

このことは、トランジスタ１１０をターンオンさせ、バ
イポーラトランジスタ１１４のベースへの経路を与え、
ワードライン６７上に高電圧が存在していると、そのト
ランジスタをターンオンさせる。一方、コンデンサ１０
２上に電荷が帯電していると、ノード１１６は高状態に
止どまる。このことは、トランジスタ１１２をターンオ
ンさせ、それはトランジスタ１１４のベースをプルダウ
ンし、そのトランジスタがターンオフした状態にあるこ
とを確保する。抵抗１０６に対してギガオームの抵抗を
使用することにより、はとんど電流が使用されず、従っ
て電力は保存される。従って、メモリセル内に格納され
る高い値は、選択されたワードライン上の高い値をビッ
トラインへ通過させ、高いレベルの出力を与える。低い
値の場合、出力トランジスタはターンオフされ、そのセ
ルに対するワードラインが選択されているか否かに拘ら
ず、ビットライン上に低い値を与える。

第１０図は、第８図のメモリセルの別の実施例を示して
おり、それは、書込みワードライン５７が読取りモード
における電圧供給源として使用されており、従って抵抗
１０６及びトランジスタ１１４へ結合されているという
点を除いて、第９図のものと類似している。その他の全
ての点に関しては、第１０図の回路の動作は第９図のも
のと同様である。読取りモード期間中、書込みワードラ
イン５７は、高状態とされねばならず、従ってそれは電
圧基準として使用することが可能である。

ＭＯＳセル、センス要素及びＥＣＬバス要素は、それぞ
れ、９４ｂ、９６ｂ、９８ｂとして示しである。

第１１図は、第８図のメモリセルの別の実施例を示して
いる。この場合においては、書込みワードライン５７は
、第１０図における如く電圧基準のために使用されてい
る。更に、ＰＭＯＳトランジスタ１１８は、抵抗１０６
の代わりに使用されている。トランジスタ１１８のゲー
トは、電圧基準１１９へ接続されており、電流源として
作用する。その他の動作は第９図及び第１０図のものと
同様である。

読取り動作において、第９図、第１０図及び第１１図の
回路の場合、ノード１１６が低電位状態にあると、ベー
ス電流はＰＭＯＳ装置１１０を介してトランジスタ１１
４のベースへ通過し、且っノード１１６が高電位状態に
ある場合には、ベース電流は通過しない。従って、ノー
ド１１６の状態は、高速ＥＣＬ読取りモードにおけるメ
モリセルの状態を決定することを理解することが可能で
ある。

第１２図は、第１０図のメモリセルを使用する４個のメ
モリセルを含むアレイの一部を示す概略回路図であって
、どのようにしてこの様なセルを結合してアレイを形成
するかを示している。これら４個のメモリセルは、想像
線で、セル１５２゜１５４．１５６．１５８として示し
である。セル１５２は、第１０図の部品を示すために記
号が付しである。セル１５４，１５６，１５８は同一の
部品を有している。セル１５４は、セル１５２と同一の
書込み及び読取りワード（即ち行）ライン５７及び６７
を使用するが、異なった書込みビット及び読取りビット
ライン（ＰＢＩＴＩ、ＢＩＴｌ）を使用する。セル１５
６は、セル１５２と同一の書込みビット及び読取りビッ
トライン５９及び６９を使用するが、異なった書込みワ
ード及び読取りワード即ち行ライン（ＰＲＯＷＩ、ＲＯ
Ｗｌ）を使用する。

第１３図は、第６図のＭＯＳ人カバッファ５４の好適実
施例を示している。標準の入力バッファにおける如く、
入力信号ＩＮは、インバータ１２０を介して供給され、
ライン１２２上に真入力を供給し且つ、第二インバータ
１２６を介して通過した後にライン１２４上に補元入力
を供給する（ＮＡＮＤゲート１３０及び１３２は存在し
ない）。しかしながら、ディスエーブル回路１２８が、
本発明の目的のために設けられている。回路１２８は、
＝対のＮＡＮＤゲート１３０及び１３２を有している。

これらのゲートは、インバータ１２０からの入力及びラ
イン１３４上のモード信号を受取る。モードライン１３
４上の信号は、読取りモード期間中入力端をディスエー
ブルすべく作用し、その際に、並列ＥＣＬ入力バッファ
して読取りが行なわれている間に、何らかの書込み入力
がメモリセルへ供給されることを防止する。

第６図のＥＣＬデコード回路６６を第１４図に詳細に示
しである。ワード乃至は行ライン１３６が標準的な対応
でトランジスタ１３８のエミッタへ設けられている。ト
ランジスタ１３８のベースは、トランジスタ１４４のベ
ース及びコレクタヘ結合されており、トランジスタ１４
４は種々のデコードラインへ結合されている複数個のエ
ミッタを有している。本発明の場合、ディスエーブル回
路１４６は、ＰＭＯＳトランジスタ１４８及びＮＭＯＳ
トランジスタ１５０と共に設けられている。

理解される如く、信号がモードライン１３４上に与えら
れると、高レベルがトランジスタ１４８をディスエーブ
ルし且つトランジスタ１５０をイネーブルし、従ってト
ランジスタ１３８と１４４との間の接続がディスエーブ
ルされることを確保している。

第９図、第１０図、第１１図のメモリ回路は第６図の回
路内に使用されており、それはトライステート能力を有
するＥＣＬ出力バッファを必要とする。第１５図は、ト
ライステート高インピーダンス能力を有するＥＣＬ出力
バッファの第一実施例を示している。従って、トライス
テートモード信号が供給されると、出力端は高インピー
ダンス状態を取る。このようにして、それは、並列０Ｍ
０８回路への及びその回路からのＥＣＬ出カライン上の
信号に影響を与えることがなく且つその信号によって影
響されることがない。このトライステート高インピーダ
ンス能力は、書込み及び検証期間中、それを、ＭＯＳ出
力バッファから分離する。

出力トランジスタ１７０は、そのエミッタにおいて、Ｅ
ＣＬ出力を与える。トランジスタ１７２及び１７４から
なる差動対は、それらのベースにおいて、それぞれ、反
転及び非反転状態に対してのビットライン出力を受取る
。抵抗１７８と共にトランジスタ１７６は電流源を与え
ている。抵抗１８０及び１８２は、該差動対を、正Ｏｖ
電源ｖ０へ結合している。出力はトランジスタ１７２の
コレクタから取られ、且つＮＰＮエミッタホロワ出力ト
ランジスタ１７０のベースへ供給される。

ダイオード１８４及び１８６及び抵抗１８８は、温度補
償のために設けられている。典型的には、ｖｏはＯｖで
あり、且つ抵抗１７８の端部における接地表示は−４，
５又は５．２ｖである。

ＰＭＯＳトランジスタ１９０及びＮＭＯＳトランジスタ
１９２は、ライン１９４上のトライステートモード信号
に応答して、出力トランジスタ１７０をトライステート
モードとさせる。このトライステートモード信号は、そ
れぞれ、ＣＭＯＳ人カバツカバッファＣＬデコード回路
をディスエーブルさせるための第１３図及び第１４図に
おけるライン１３４上に表われる同一の信号である。Ｐ
ＭＯＳトランジスタ１９０は、ベース接続を開放すべ（
作用し、一方トランジスタ１９２はベースをプルダウン
することを確保する。この実施例の欠点は、ＰＭＯＳト
ランジスタ１９０が本回路の動作の速度経路内に配置さ
れていることである。

従って、通常のＥＣＬ読取り期間中、ＰＭＯＳトランジ
スタ１９０の容量は信号遷移を遅くする。

この実施例における別の問題は、エミッタがＭＯＳ出力
バッファによって高状態へ駆動される場合に、出力トラ
ンジスタ１７０のベース・エミッタブレークダウンを発
生させる可能性があるということである。

第１６図は、出力トランジスタ１７０のエミッタとベー
スとを結合するためにトランジスタ１９６及び１９８を
付加することによりエミッタ書ベースブレークダウン問
題に対処する別の実施例を示している。トライステート
モードにおいて、ＥＣＬバッファが高インピーダンス状
態にあり且つＥＣＬ出力が高状態へ駆動されると、Ｐチ
ャンネル装置１９６は、エミッタが追従し且つ高状態と
なることを許容する。同様に、低信号がＥＣＬ出力端へ
結合されると、ＮＭＯＳ装置１９８は、エミッタが低状
態へプルされることを許容する。このことは、高ベース
エミッタ差動を防止し、従ってエミッタ争ベースブレー
クダウンを防止する。

トランジスタ２００及び２０２は、トランジスタ１９６
のゲートへ供給されるトライステート信号を反転するた
めのインバータを形成している。

第１７図は、別の実施例を示しており、その場合、ＰＭ
ＯＳトランジスタは、差動対１７２．１７４と出力トラ
ンジスタ１７０との間の速度経路から取り除かれている
。その代わりに、分離装置がトランジスタ１７２及び１
７４のベース経路内へ戻されている。これらの分離装置
は、ＰＭＯＳトランジスタ２０４及び２０６として示さ
れている。該信号を更に分離することにより、このこと
は、差動対のエミッタ及びコレクタを電源及び電流源か
らそれぞれ分離することの必要性を発生させている。Ｐ
ＭＯＳトランジスタ２０８は、電源を分離するために使
用されている。ＰＭＯＳトランジスタ２１０及びＮＭＯ
Ｓトランジスタ２１２は、電流源トランジスタ１７６を
ディスエーブルさせるために使用されて、いる。最後に
、ＮＭＯＳトランジスタ２１４は、ＥＣＬ出力端を出力
トランジスタ１７０のベースへ結合するために使用され
ている。簡単化のために、単一のトランジスタ２１４が
示されている。好適には、トランジスタ２００及び２０
２から構成されるインバータと共にトランジスタ１９６
及び１９８を使用する第１６図のマルチプルトランジス
タ構成体が使用されている。トランジスタ２０４及び２
０６は、エミッタ結合トランジスタ１７２及び１７４の
コレクタ経路内ではなくベース経路内にあるので、それ
らは、小型の装置とすることが可能であり、従ってそれ
らは容量が小さいので、速度に与える影響はより少ない
。

第１８図は、出力バッファの更に別の実施例を示してお
り、それは、エミッタ結合トランジスタ１７２及び１７
４のコレクタを分離するために２個の別個のＰＭＯＳト
ランジスタ２１６及び２１８が使用されているというこ
とを除いて、第１７図のものに類似している。これらの
ＰＭＯＳトランジスタ２１６及び２１８は、非トライス
テートモードにおける負荷抵抗１８０及び１８２を置換
している。高利得ＮＭＯＳ増幅器２２０が、ＰＭＯＳト
ランジスタ２１６及び２１８のゲートを制御して、それ
らを活性状態において抵抗として作用させるために使用
されている。アレイの全てのビットライン出力端に対し
て単一の増幅器回路２２０を使用することが可能である
。この単一回路は、各出力ビツトラインにおける別個の
負荷抵抗の必要性を取り除いている。増幅器２２０にお
けるトランジスタ２１６及び２１８及びＰＭＯＳトラン
ジスタ２２２は、全て、リニヤ領域で動作し、トランジ
スタ２１６及び２１８を抵抗のように作用させる。増幅
器２２０は、電流源トランジスタ１７６をディスエーブ
ルさせる同一のライン２２８を有する電流源トランジス
タ２２４及び２２６をディスエーブルさせることによっ
て、トライステートモードにおいて分離される。

電流源抵抗２３０及び２３２は、好適には、電流源抵抗
１７８の５倍の大きさの値を有しており、且つ電流源ト
ランジスタ２２６のコレクタへ結合されている抵抗２３
４の値の半分の値を有している。２抵抗２３４及び２３
２は、トランジスタ２３６のゲートにおける電圧レベル
を設定するための分圧器を形成している。トランジスタ
２３６は、共通電流源トランジスタ２４０を有しており
、トランジスタ２３８と共に差動対を形成している。

抵抗としての特性を有するトランジスタ２１６及び２１
８の動作は以下の如くである。トランジスタ２３６を介
してより多くの電流が流れると、トランジスタ２２２の
ゲート電圧が減少し、トランジスタ２３８のゲートをト
ランジスタ２３６のゲート電圧と等しくさせる。従って
、トランジスタ２２２の電圧／電流特性は、抵抗２３４
の特性とマツチすべく積極的に調整される。同一の調整
信号が、抵抗として作用するトランジスタ２１６及び２
１８へも供給される。

第１８図は、ダイオード１８４及び１８６及び抵抗１８
８を有する温度補償回路を示している。

この温度補償回路は、好適には、第１６図及び第１７図
の回路内に設けられるが、簡単化のために省略されてい
る。

第１９図は、電源からエミッタ結合トランジスタを分離
するための別個のＰＭＯＳトランジスタ２４２及び２４
４を有するＥＣＬトライステート出力バッファの別の実
施例を示している。この回路は、負荷抵抗１８０及び１
８２が設けられており、インバータ２４６が付加されて
おり、且っＮＭＯＳトランジスタ２４８がＰＭＯＳトラ
ンジスタ２１０の代わりに使用されているという点を除
いて、第１８図のものに類似している。これは、より低
い電圧レベルにおいて良好な性能を与える。

第１７図の単一のトランジスタ２０８の代わりに電源に
対して二つの分離トランジスタ２４２及び２４４を使用
しているので、より小型のトランジスタを使用すること
を可能としている。第１７図のトランジスタ２１５と同
様のトランジスタ２１４は、好適には、第１６図の複数
個のトランジスタ１９６−２０２で置換される。これら
のトランジスタは、出力トランジスタ１７０が、そのエ
ミッタ・ベース接合を横断して過剰な電圧を受取ること
を防止している。電流源トランジスタ１７６に対しての
基準電圧Ｖ□を切断することは、ＥＣＬバッファにおけ
るＤＣ電流を除去している。トランジスタ２４２及び２
４４は、ＥＣＬ高電圧レベルを妥協することなしに、出
力バッファを正供給源ｖ、、から切断することを可能と
している。トランジスタ２０４及び２０６は、エミッタ
結合対１７２．１７４のベースを切断し、それらが低状
態となることを可能とする。

好適には、トランジスタ２０４及び２０６によるベース
経路の切断は、トランジスタ１７２及び１７４のベース
において直接行なわれるのではなく、本回路の更に後側
で行なわれる。第２０図は、関連するプルダウントラン
ジスタ２５２を有するこの様な分離用トランジスタ２５
０を示している。

第１９図におけるトランジスタ２０４の如く、ライン２
５４内に接続される代わりに、それらは、センスアンプ
内のトランジスタ２５６のベースへ接続されている。従
って、更により少ない電流がスイッチされ、更により小
さなトランジスタ２５０とし且つ対応してより小さな容
量とすることを可能としている。このことは、通常のＥ
ＣＬ読取りモードにおける装置の速度に与える影響をよ
り少ないものとしている。

以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明は、これら具体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
、種々の変形例が可能であることは勿論である。例えば
、ＥＣＬ入力バッファ６４ＥＣＬデコード６６の代わり
にディスニープルさせることが可能である。第９図、第
１０図、第１１図の実施例において、ＰＭＯＳトランジ
スタ１１０は、本回路内のその他の場所におけるＰＭＯ
５及びＮＭＯＳトランジスタ間の適宜の変換と共に、Ｎ
ＭＯＳトランジスタと置換させることが可能である。電
圧を変化させることが可能であり、且つ回路全体を反転
させることも可能である。

【図面の簡単な説明】

第１図は従来のメタルヒユーズＦＲＯＭセルを示した概
略図、第２図は従来のバイポーラトランジスタヒユーズ
ＦＲＯＭセルを示した概略図、第３Ａ図は従来のＥＣＬ
　　ＰＲＯＭ回路を示したブロック図、第３Ｂ図はアレ
イ状態における第３Ａ図の回路を示した概略図、第４図
は従来のＭＯＳＥＰＲＯＭセルを示した概略図、第５図
は従来のＭＯＳ　　ＥＰＲＯＭ回路を示したブロック図
、ｊＩ６図は独特の二重入力メモリセルを使用する本発
明の一実施例に基づいて構成されたＥＦＲＯＭを示した
ブロック図、第７図は標準のＭＯＳメモリセルを使用す
る本発明の別の実施例に基づいて構成されたＥＦＲＯＭ
を示したブロック図、第８図は第６図の実施例において
使用される二重入力メモリセルを示したブロック図、第
９図は第８図のメモリセルの第一実施例を示した回路図
、第１０図は第８図のメモリセルの第二実施例を示した
回路図、第１１図は第８図のメモリセルの第三実施例を
示した回路図、第１２図は第１０図のメモリセルを使用
するアレイの一部を示した概略図、第１３図は第６図の
ＭＯＳ人カバッファを示したブロック図、第１４図は第
６図のＥＣＬデコード回路の一部を示した概略回路図、
第１５図は差動対と出力トランジスタとの間にＰＭＯＳ
トランジスタを有するトライステートＥＣＬ出力バッフ
ァの第一実施例を示した概略回路図、第１６図は出力ト
ランジスタ用にベース・エミッタバイバスを付加した第
１５図の回路の第二実施例を示した概略回路図、第１７
図は出力トランジスタのベースにおいてＰＭＯＳトラン
ジスタがないＥＣＬトライステート出力バッファの第三
実施例を示した概略回路図、第１８図は差動対用の別個
の電源分離トランジスタを有するトライステートＥＣＬ
出力バッファの第四実施例を示した概略回路図、第１９
図は差動対電流源分離回路においてインバータを使用す
るトライステートＥＣＬ出力バッファの第五実施例を示
した概略回路図、第２０図は第１９図の差動トランジス
タのベース経路における分離トランジスタの好適位置を
示したセンスアンプの一部の概略回路図、である。 （符号の説明） ５０：二重入力メモリセル ５４：入力バッファ ５６：デコード回路 ５８：センス回路 ６０：出力バッファ ６４　：　ＥＣＬ入力バッ ファ：　ＥＣＬデコード回路 ６８：ＥＣＬ出力バッファ ７０　：　ＥＣＬセンス回路 ７３：書込み回路 し− ワード Ｈｃｌ　ＰｆＬＣＭ書 ＦｉＧ、４ ＦｊＧ、６ ｐ　ｗｅｐｔ：。 ＦＬ　ｗｏＲＤ ＦｊＧ、９ ＦＪＧ、ｌｏ ＦｊＧ、ＩＪ ＥＣＬ　ＯＥＣＣ）ＯＥ

Claims (1)

1. 【特許請求の範囲】 １、メモリセル、ＭＯＳ書込み電圧レベルを印加するこ
   とによって前記メモリセルを書込む手段、ＥＣＬ電圧レ
   ベルを印加することによって前記メモリセルを読取る手
   段、を有することを特徴とするメモリ回路。 ２、特許請求の範囲第１項において、前記書込み手段が
   、前記メモリセルをＭＯＳ標準高書込み電圧レベルで書
   込まれ且つ標準ＭＯＳ入出力読取り電圧レベルで検証の
   ために読取ることを可能とすることを特徴とするメモリ
   回路。 ３、特許請求の範囲第１項において、第一対の入力端子
   及び出力端子が前記書込み手段に結合されて書込み及び
   検証経路を形成しており、且つ第二対の入力端子及び出
   力端子が前記読取り手段に結合されて読取り経路を与え
   ていることを特徴とするメモリ回路。 ４、特許請求の範囲第１項において、前記メモリセルが
   、前記書込み手段に結合されているＭＯＳメモリ部品、
   前記ＭＯＳメモリ部品に結合されている入力端と前記Ｍ
   ＯＳメモリ部品の状態に対応するセンス信号を供給する
   出力端とを持ったセンス要素、及びＥＣＬバス要素を有
   しており、前記ＥＣＬバス要素が、読取りビットライン
   へ結合されているバイポーラ出力トランジスタと、読取
   りワードライン及び前記センス要素出力端に結合されて
   おり前記読取りワードライン及び前記センス要素出力端
   上の所定の信号に応答して前記バイポーラトランジスタ
   を活性化させるバス手段とを有していることを特徴とす
   るメモリ回路。 ５、特許請求の範囲第４項において、更に、前記メモリ
   セルに結合されている別個の書込みビットライン、前記
   メモリセルに結合されている別個の書込みワードライン
   、を有することを特徴とするメモリ回路。 ６、特許請求の範囲第５項において、前記ＭＯＳメモリ
   部品が、前記書込みビットラインに結合されている第一
   端子を持った第一ＭＯＳトランジスタ、前記第一ＭＯＳ
   トランジスタのゲートと前記書込みワードラインとの間
   に結合されているコンデンサ、を有することを特徴とす
   るメモリ回路。 ７、特許請求の範囲第６項において、前記センス要素が
   、前記コンデンサへ結合されているゲート及び前記バス
   手段へ結合されている第一出力電極を持った第二ＭＯＳ
   トランジスタ、前記出力電極に結合されている電流源、
   を有することを特徴とするメモリ回路。 ８、特許請求の範囲第７項において、前記電流源が、電
   圧基準に結合されている抵抗を有することを特徴とする
   メモリ回路。 ９、特許請求の範囲第７項において、前記電流源が、電
   圧基準に結合したゲートと、前記第二ＭＯＳトランジス
   タの前記第一出力電極に結合されている第一電極と、前
   記書込みワードラインへ結合されている第二電極とを持
   った電流源ＭＯＳトランジスタを有することを特徴とす
   るメモリ回路。 １０、特許請求の範囲第５項において、前記バイポーラ
   トランジスタが、前記書込みワードラインに結合されて
   いるコレクタと前記読取りビットラインに結合されてい
   るエミッタとを有することを特徴とするメモリ回路。 １１、特許請求の範囲第１項において、更に、前記メモ
   リセルに結合されている読取りワードライン、前記メモ
   リセルに結合されている書込みワードライン、前記メモ
   リセルに結合されている読取りビットライン、前記メモ
   リセルに結合されている書込みビットライン、を有する
   ことを特徴とするメモリ回路。 １２、特許請求の範囲第１１項において、更に、入力端
   子及び出力端子を有しており、前記書込み手段が、前記
   入力端子に結合されているＭＯＳ入力バッファ、前記Ｍ
   ＯＳ入力バッファと前記書込みワードラインとの間に結
   合されているＭＯＳデコード回路、前記書込みビットラ
   インに結合されているＭＯＳセンス回路、前記ＭＯＳセ
   ンス回路と前記出力端子との間に結合されているＭＯＳ
   出力バッファ、前記ＭＯＳ入力バッファと前記ＭＯＳデ
   コード回路の一方をディスエーブルする手段、を有する
   ことを特徴とするメモリ回路。 １３、特許請求の範囲第１１項において、更に、入力端
   子及び出力端子を有しており、前記読取り手段が、前記
   入力端子に結合されているＥＣＬ入力バッファ、前記Ｅ
   ＣＬ入力バッファと前記読取りワードラインとの間に結
   合されているＥＣＬデコード回路、前記読取りビットラ
   インに結合されているＥＣＬセンス回路、前記ＥＣＬセ
   ンス回路と前記出力端子との間に結合されているトライ
   ステートＥＣＬ出力バッファ、前記ＥＣＬ入力バッファ
   と前記ＥＣＬデコード回路の一方をディスエーブルさせ
   る手段、を有することを特徴とするメモリ回路。 １４、特許請求の範囲第１２項において、前記ＭＯＳ入
   力バッファと前記ＭＯＳデコード回路の一方をディスエ
   ーブルさせる手段が、前記ＭＯＳ入力バッファ内に接続
   されている第一及び第二ＮＡＮＤゲートを有しており、
   前記ＮＡＮＤゲートの各々は、前記入力端子へ結合され
   ている第一入力端とモードラインへ結合されている第二
   入力端とを有しており、前記第一ＮＡＮＤゲートの出力
   端は真入力ラインへ結合されており且つ前記第二ＮＡＮ
   Ｄゲートの出力端は補元入力ラインへ結合されているこ
   とを特徴とするメモリ回路。 １５、特許請求の範囲第１３項において、前記ＥＣＬ入
   力バッファ及び前記ＥＣＬデコード回路の一方をディス
   エーブルさせる手段が、前記ＥＣＬデコード回路を介し
   ての経路を開放するためのトランジスタを持ったＥＣＬ
   デコード回路の内側に接続されている回路を有しており
   、前記トランジスタはモードラインに結合されている制
   御電極を有していることを特徴とするメモリ回路。 １６、特許請求の範囲第１３項において、前記トライス
   テートＥＣＬ出力バッファが、ＥＣＬバイポーラ出力ト
   ランジスタを有しており、且つ、更に、トライステート
   モード信号に応答して前記出力トランジスタのベースへ
   の電流の流れをディスエーブルさせる手段を有している
   ことを特徴とするメモリ回路。 １７、特許請求の範囲第１項において、前記メモリセル
   が、少なくとも１個のＭＯＳ装置を有していることを特
   徴とするメモリ回路。 １８、ＭＯＳ書込み電圧レベルで書込みを行ない且つＥ
   ＣＬ電圧レベルで読取りを行なうことが可能なメモリセ
   ルにおいて、書込みワードラインと書込みビットライン
   との間に結合されているＭＯＳメモリ部品、前記ＭＯＳ
   メモリ部品に結合されている入力端とＭＯＳメモリ部品
   の状態に対応するセンス信号を供給するための出力端と
   を持ったセンス要素、ＥＣＬバス要素、を有しており、
   前記ＥＣＬバス要素が、読取りビットラインに結合され
   ているバイポーラ出力トランジスタと、読取りワードラ
   イン及び前記センス要素出力端に結合されており前記読
   取りワードライン及び前記センス要素出力端上の所定の
   信号に応答して前記バイポーラトランジスタを活性化さ
   せるバス手段とを有することを特徴とするメモリセル。 １９、特許請求の範囲第１８項において、前記ＭＯＳメ
   モリ部品が、前記書込みビットラインへ結合されている
   第一端子を持った第一ＭＯＳトランジスタ、前記第一Ｍ
   ＯＳトランジスタのゲートと前記書込みワードラインと
   の間に結合されているコンデンサ、を有することを特徴
   とするメモリセル。 ２０、特許請求の範囲第１９項において、前記センス要
   素が、前記コンデンサへ結合されているゲートと前記バ
   ス手段へ結合されている第一出力電極とを持った第二Ｍ
   ＯＳトランジスタ、前記出力電極へ結合されている電流
   源、を有することを特徴とするメモリセル。 ２１、特許請求の範囲第２０項において、前記電流源が
   、電圧基準に結合されている抵抗を有することを特徴と
   するメモリセル。 ２２、特許請求の範囲第２０項において、前記電流源が
   、電圧基準に結合されているゲートと、前記第二ＭＯＳ
   トランジスタの前記第一出力電極に結合されている第一
   電極と、前記書込みワードラインに結合されている第二
   電極とを持った電流源ＭＯＳトランジスタを有すること
   を特徴とするメモリセル。 ２３、メモリ回路の書込み及び読取りを行なう方法にお
   いて、ＭＯＳ書込み電圧レベルを印加することにより前
   記メモリ回路の書込みを行ない、且つＥＣＬ電圧レベル
   を印加することにより前記メモリ回路の読取りを行なう
   ことを特徴とする方法。 ２４、特許請求の範囲第２３項において、更に、標準Ｍ
   ＯＳ入出力読取り電圧レベルを使用して適切な書込みの
   検証を行なうために前記メモリ回路の読取りを行なうこ
   とを特徴とする方法。 ２５、トライステートＥＣＬ出力バッファにおいて、バ
   イポーラ出力トランジスタ、トライステートモード信号
   に応答して前記出力トランジスタのベースへの電流の流
   れをディスエーブルさせる手段、を有することを特徴と
   する出力バッファ。 ２６、特許請求の範囲第２５項において、前記ディスエ
   ーブルさせる手段が、少なくとも１個のＭＯＳトランジ
   スタを有することを特徴とする出力バッファ。 ２７、特許請求の範囲第２５項において、更に、差動対
   のバイポーラトランジスタ及び前記出力トランジスタの
   前記ベースと前記差動トランジスタの一方の出力電極と
   の間に結合されているＭＯＳトランジスタを有しており
   、前記ＭＯＳトランジスタのゲートが前記トライステー
   トモード信号を受取るべく結合されていることを特徴と
   する出力バッファ。 ２８、特許請求の範囲第２７項において、前記ＭＯＳト
   ランジスタがＰＭＯＳトランジスタであり、更に、前記
   出力トランジスタの前記ベースに結合されると共に前記
   トライステートモード信号に応答し、前記出力トランジ
   スタがターンオフしたままに確保するために前記ベース
   を電圧基準へ結合させるための手段を有していることを
   特徴とする出力バッファ。 ２９、特許請求の範囲第２５項において、更に、そのう
   ちの一つのトランジスタの出力電極が前記出力トランジ
   スタの前記ベースへ結合されている差動対のバイポーラ
   トランジスタ、前記トライステートモード信号に応答し
   て前記出力トランジスタのエミッタとベースとを接続す
   べく結合されている第一ＭＯＳトランジスタ、前記差動
   対の各々のベースへの電流の供給をディスエーブルすべ
   く結合されている第二及び第三ＭＯＳトランジスタ、前
   記トライステート信号に応答して前記差動対の第一出力
   電極と電圧供給源との間の接続をディスエーブルさせる
   第四ＭＯＳトランジスタ、前記差動対の各々の第二出力
   電極へ結合されている電流源、前記トライステート信号
   に応答して前記電流源をディスエーブルすべく結合され
   ている第五ＭＯＳトランジスタ、を有することを特徴と
   する出力バッファ。 ３０、トライステートＥＣＬ出力バッファにおいて、第
   一バイポーラ出力トランジスタ、第二バイポーラトラン
   ジスタの第一出力電極が前記第一バイポーラトランジス
   タのベースへ結合されており第二及び第三バイポーラト
   ランジスタからなる差動対、本出力バッファを高インピ
   ーダンス状態とさせるための信号を受取るためのトライ
   ステートモードライン、前記第一バイポーラトランジス
   タのベース及びエミッタを前記トライステートモードラ
   インに結合されているゲートと結合させる第一ＭＯＳト
   ランジスタ、各々が前記トライステートモードラインへ
   結合したゲートを有している前記第二及び第三バイポー
   ラトランジスタのベースへの電流経路を中断すべく結合
   されている第二及び第三ＭＯＳトランジスタ、前記トラ
   イステートモードラインへ結合したゲートを有しており
   前記第二バイポーラトランジスタの前記第一出力電極と
   電圧供給源との間に結合されている第四ＭＯＳトランジ
   スタ、前記第一及び第二バイポーラトランジスタの第二
   出力電極へ結合されている第四電流源バイポーラトラン
   ジスタ、前記第四バイポーラトランジスタのベースと電
   流源電圧基準との間に結合されている第五ＭＯＳトラン
   ジスタ、を有することを特徴とするトライステートＥＣ
   Ｌ出力バッファ。 ３１、特許請求の範囲第３０項において、前紀第二、第
   三及び第四ＭＯＳトランジスタがＰＭＯＳトランジスタ
   であることを特徴とする出力バッファ。 ３２、特許請求の範囲第３０項において、前記第五ＭＯ
   ＳトランジスタがＮＭＯＳトランジスタであり、且つ、
   更に、前記ＮＭＯＳトランジスタのゲートと前記トライ
   ステートモードラインとの間に結合されているインバー
   タを有することを特徴とする出力バッファ。 ３３、特許請求の範囲第３０項において、更に、前記第
   二及び第三バイポーラトランジスタのそれぞれのベース
   へ結合されている第五及び第六バイポーラトランジスタ
   を持ったセンスアンプを有しており、前記第二及び第三
   ＭＯＳトランジスタがそれぞれ前記第五及び第六バイポ
   ーラトランジスタのベースへ結合されているＰＭＯＳト
   ランジスタであることを特徴とする出力バッファ。