JPH02246227A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPH02246227A JPH02246227A JP6803589A JP6803589A JPH02246227A JP H02246227 A JPH02246227 A JP H02246227A JP 6803589 A JP6803589 A JP 6803589A JP 6803589 A JP6803589 A JP 6803589A JP H02246227 A JPH02246227 A JP H02246227A
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- film
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- forming
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ＭＯ３型半導体装置の製造方法に関するもの
である。
である。
（従来の技術）
近年、超ＬＳＩの開発に見られるように、半導体装置の
高集積化が進み、素子寸法が超微細化されるに従い、従
来のＬＤＤ構造ではＭｏＳトランジスタのゲート長が短
くなり、ドレイン領域近傍の電界強度が増大するために
、側壁酸化膜に注入されるホットキャリアの発生が増大
し、その結果。
高集積化が進み、素子寸法が超微細化されるに従い、従
来のＬＤＤ構造ではＭｏＳトランジスタのゲート長が短
くなり、ドレイン領域近傍の電界強度が増大するために
、側壁酸化膜に注入されるホットキャリアの発生が増大
し、その結果。
トランジスタ特性が変動し、信頼性が低下するという問
題が生じてきた。このホットキャリア効果を抑制する対
策として、側壁酸化膜へのホットキャリア注入を抑える
ため、ゲートとソースおよびドレイン領域が重複した構
造を持つＭＯＳ型半導体装置がある。
題が生じてきた。このホットキャリア効果を抑制する対
策として、側壁酸化膜へのホットキャリア注入を抑える
ため、ゲートとソースおよびドレイン領域が重複した構
造を持つＭＯＳ型半導体装置がある。
この種の従来のＭＯ３型半導体装置の製造方法について
、第２図により説明する。
、第２図により説明する。
第２図（ａ）ないしくｄ）は、各製造工程を示す要部断
面図である。
面図である。
まず、ｐ型シリコン基板１にゲート酸化膜２を成長させ
、その上に膜厚５０ｎｍのポリシリコン膜３ａを成長さ
せた後、大気中で膜厚的０．５ｎ■の自然酸化膜４を形
成する。さらに、膜厚４００ｎｍのポリシリコン膜３ｂ
を成長させた後、高濃度のリンを気相拡散し低抵抗膜と
する。続いて、化学的気相成長法により堆積酸化膜５ａ
を形成した後、全面にレジスト膜を塗布し、露光現像に
より所定のパターンのレジスト膜６を形成する〔第２図
（ａ）］。
、その上に膜厚５０ｎｍのポリシリコン膜３ａを成長さ
せた後、大気中で膜厚的０．５ｎ■の自然酸化膜４を形
成する。さらに、膜厚４００ｎｍのポリシリコン膜３ｂ
を成長させた後、高濃度のリンを気相拡散し低抵抗膜と
する。続いて、化学的気相成長法により堆積酸化膜５ａ
を形成した後、全面にレジスト膜を塗布し、露光現像に
より所定のパターンのレジスト膜６を形成する〔第２図
（ａ）］。
次に、このパターン形成されたレジスト膜６をマスクと
して、堆積酸化膜５ａをドライエツチングにより選択的
に除去した後、レジスト膜６を除去し、続いて、パター
ン転写された堆積酸化膜５ａをマスクとして、上層のポ
リシリコン膜３ｂをドライエツチングにより選択的に除
去する。さらに、下層のポリシリコン膜３ａを突き抜け
るに十分な加速、例えば約８０ ｋ ｅＶ程でリンを注
入し、ｎ型低濃度拡散層７を形成する。
して、堆積酸化膜５ａをドライエツチングにより選択的
に除去した後、レジスト膜６を除去し、続いて、パター
ン転写された堆積酸化膜５ａをマスクとして、上層のポ
リシリコン膜３ｂをドライエツチングにより選択的に除
去する。さらに、下層のポリシリコン膜３ａを突き抜け
るに十分な加速、例えば約８０ ｋ ｅＶ程でリンを注
入し、ｎ型低濃度拡散層７を形成する。
次に、化学的気相成長法により全面に堆積酸化膜を形成
した後、側端部にのみ堆積酸化膜５ｂが残るように異方
性エツチングを行い、サイドウオールを形成し〔第２図
（Ｃ）〕、さらに、ドドライエラチンにより自然酸化膜
４および下層のポリシリコン膜３ａを選択的に除去した
後、ヒ素を注入し。
した後、側端部にのみ堆積酸化膜５ｂが残るように異方
性エツチングを行い、サイドウオールを形成し〔第２図
（Ｃ）〕、さらに、ドドライエラチンにより自然酸化膜
４および下層のポリシリコン膜３ａを選択的に除去した
後、ヒ素を注入し。
ｎ型高濃度拡散層８を形成し〔第２図（ｄ））、ゲート
とソースおよびドレイン領域がそれぞれ重複したＭＯＳ
型半導体装置を形成する。
とソースおよびドレイン領域がそれぞれ重複したＭＯＳ
型半導体装置を形成する。
（発明が解決しようとする課題）
しかしながら、上記の製造方法では、上層および下層の
ポリシリコン膜３ｂおよび３ａの間に挟まれた自然酸化
膜４は薄いため、上層のポリシリコン１ｌ１３ｂのエツ
チングの終了時点の検出が難しいという間層があった。
ポリシリコン膜３ｂおよび３ａの間に挟まれた自然酸化
膜４は薄いため、上層のポリシリコン１ｌ１３ｂのエツ
チングの終了時点の検出が難しいという間層があった。
また、終了時点の検出精度を増すため自然酸化膜４を厚
くすると、上下二層のポリシリコンｇ３ｂおよび３ａの
間が電気的に絶縁され、トランジスタ特性が劣化すると
いう問題もあった。
くすると、上下二層のポリシリコンｇ３ｂおよび３ａの
間が電気的に絶縁され、トランジスタ特性が劣化すると
いう問題もあった。
本発明は上記の問題を解決するもので、二層のポリシリ
コン膜間の自然酸化膜を形成する必要のないＭＯＳ型半
導体装置を提供するものである。
コン膜間の自然酸化膜を形成する必要のないＭＯＳ型半
導体装置を提供するものである。
（ｍ題を解決するための手段）
本発明は上記の課題を解決するもので、ゲート導電膜と
なるポリシリコン膜は一層とし、所定パターンのレジス
ト膜をマスクとしてｎ型低濃度拡散層を形成した後、全
面に形成した薄膜を異方性エツチングして側壁を形成し
、拡幅された上記のレジスト膜をマスクとしてｎ型高濃
度拡散層を形成するものである。
なるポリシリコン膜は一層とし、所定パターンのレジス
ト膜をマスクとしてｎ型低濃度拡散層を形成した後、全
面に形成した薄膜を異方性エツチングして側壁を形成し
、拡幅された上記のレジスト膜をマスクとしてｎ型高濃
度拡散層を形成するものである。
（作 用）
本発明の製造方法によれば、ポリシリコン膜の中間に自
然酸化膜を形成するという複雑な工程なしに、ゲートと
ソースおよびドレインとの重複構造を実現することがで
きる。
然酸化膜を形成するという複雑な工程なしに、ゲートと
ソースおよびドレインとの重複構造を実現することがで
きる。
（実施例）
本発明の一実施例を、第１図（ａ）ないしくｄ）の各工
程を示す要部断面図により説明する。
程を示す要部断面図により説明する。
なお、従来例と同じ構成部品には同一符号を付して説明
を進める。
を進める。
まず、ｐ型シリコン基板１に膜厚１０ｎｍのゲート酸化
膜２を成長させ、その上に膜厚４００ｎｍのポリシリコ
ン１ｌｉ３を形成した後、高濃度のリンを気相拡散し低
抵抗膜とする。続いて、全面にレジスト膜を塗布し、露
光現像法により所定パターンのレジスト膜６を形成する
。さらに、レジスト膜６をマスクとして、上記のポリシ
リコン膜３を突き抜けるに十分な加速電圧３８０ ｋ
ｅＶでリンイオンを注入し、ｎ型低濃度拡散層７を形成
する〔第１図Ｃａ ））。
膜２を成長させ、その上に膜厚４００ｎｍのポリシリコ
ン１ｌｉ３を形成した後、高濃度のリンを気相拡散し低
抵抗膜とする。続いて、全面にレジスト膜を塗布し、露
光現像法により所定パターンのレジスト膜６を形成する
。さらに、レジスト膜６をマスクとして、上記のポリシ
リコン膜３を突き抜けるに十分な加速電圧３８０ ｋ
ｅＶでリンイオンを注入し、ｎ型低濃度拡散層７を形成
する〔第１図Ｃａ ））。
次に、化学的気相成長法により全面に膜厚１５０ｎ−の
窒化ケイ素膜９を堆積する〔第１図（ｂ））、続いて、
フッ素系のエツチングガスを用いて異方性ドライエツチ
ングを施すと、レジスト膜６側壁に窒化ケイ素膜９が残
り、拡幅された所定パターンが得られる１次に、ドライ
エツチングによりポリシリコン膜３を除去してポリシリ
コンゲート１０を形成した後、このポリシリコンゲート
１０をマスクとして、上記のゲート酸化膜２を突き抜け
る１００ｋｅＶ程度の加速電圧でヒ素イオンを注入して
、ｎ型高濃度拡散層８を形成する〔第１図（Ｃ）〕。
窒化ケイ素膜９を堆積する〔第１図（ｂ））、続いて、
フッ素系のエツチングガスを用いて異方性ドライエツチ
ングを施すと、レジスト膜６側壁に窒化ケイ素膜９が残
り、拡幅された所定パターンが得られる１次に、ドライ
エツチングによりポリシリコン膜３を除去してポリシリ
コンゲート１０を形成した後、このポリシリコンゲート
１０をマスクとして、上記のゲート酸化膜２を突き抜け
る１００ｋｅＶ程度の加速電圧でヒ素イオンを注入して
、ｎ型高濃度拡散層８を形成する〔第１図（Ｃ）〕。
最後に、レジスト膜６とその側壁の窒化ケイ素膜９を除
去する［第１図（ｄ）〕と、ゲートとソースおよびドレ
インが重複したＭＯ３型半導体装置となる。
去する［第１図（ｄ）〕と、ゲートとソースおよびドレ
インが重複したＭＯ３型半導体装置となる。
（発明の効果）
以上説明したように、本発明によれば、簡単な工程でゲ
ートとソースおよびドレインとが重複したＭＯＳ型半導
体装置が得られる。しかも、ゲートとソースおよびドレ
インとの重複量は、窒化ケイ素膜の堆積膜厚により決定
されるので、高精度の制御が可能なＭＯＳ型半導体装置
の製造方法となる。
ートとソースおよびドレインとが重複したＭＯＳ型半導
体装置が得られる。しかも、ゲートとソースおよびドレ
インとの重複量は、窒化ケイ素膜の堆積膜厚により決定
されるので、高精度の制御が可能なＭＯＳ型半導体装置
の製造方法となる。
第１図（ａ）ないしくｄ）は本発明による各製造工程を
示す要部断面図、第２図（ａ）ないしくｄ）は従来の各
製造工程を示す要部断面図である。 １・・・ｐ型シリコン基板、 ２・・・ゲート酸化膜、
３ａ、 ３ｂ・・・ポリシリコン膜、 ４・・・自然
酸化膜、５ａ、５ｂ・・・堆積酸化膜、６・・・レジス
ト膜、 ７・・・ｎ型低濃度拡散層、８・・・ｎ型高濃
度拡散層、 ９・・・窒化ケイ素、１０・・・ポリシリ
コンゲート。 第２図 第１図 第２図 Ｑ−ｎ型奔渭支拡散層
示す要部断面図、第２図（ａ）ないしくｄ）は従来の各
製造工程を示す要部断面図である。 １・・・ｐ型シリコン基板、 ２・・・ゲート酸化膜、
３ａ、 ３ｂ・・・ポリシリコン膜、 ４・・・自然
酸化膜、５ａ、５ｂ・・・堆積酸化膜、６・・・レジス
ト膜、 ７・・・ｎ型低濃度拡散層、８・・・ｎ型高濃
度拡散層、 ９・・・窒化ケイ素、１０・・・ポリシリ
コンゲート。 第２図 第１図 第２図 Ｑ−ｎ型奔渭支拡散層
Claims (1)
- ゲート酸化膜、ゲート導電膜が形成されたシリコン基
板上に所定のレジストパターンを形成した後、上記のレ
ジストパターンをマスクとしてイオン注入を行い、上記
のシリコン基板と反対導電型の低濃度拡散層を形成する
工程と、全面に形成した薄膜に異方性ドライエッチング
を施し、上記のレジストパターンの側面に上記の薄膜に
よる側壁を形成してレジストパターンを拡幅した後、前
記レジストパターンおよびその側壁をマスクとしてイオ
ン注入を行い、上記のシリコン基板と反対導電型の高濃
度拡散層を形成する工程とを含むことを特徴とするＭＯ
Ｓ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6803589A JPH02246227A (ja) | 1989-03-20 | 1989-03-20 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6803589A JPH02246227A (ja) | 1989-03-20 | 1989-03-20 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02246227A true JPH02246227A (ja) | 1990-10-02 |
Family
ID=13362141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6803589A Pending JPH02246227A (ja) | 1989-03-20 | 1989-03-20 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02246227A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6656800B2 (en) | 2000-06-26 | 2003-12-02 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device including process for implanting impurities into substrate via MOS transistor gate electrode and gate insulation film |
-
1989
- 1989-03-20 JP JP6803589A patent/JPH02246227A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6656800B2 (en) | 2000-06-26 | 2003-12-02 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device including process for implanting impurities into substrate via MOS transistor gate electrode and gate insulation film |
| KR100458410B1 (ko) * | 2000-06-26 | 2004-11-26 | 가부시끼가이샤 도시바 | 반도체 장치의 제조 방법 |
| US7087960B2 (en) | 2000-06-26 | 2006-08-08 | Kabushiki Kaisha Toshiba | Semiconductor device including impurities in substrate via MOS transistor gate electrode and gate insulation film |
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