JPH02246228A - Ｍｏｓ形半導体装置の製造方法 - Google Patents
Ｍｏｓ形半導体装置の製造方法Info
- Publication number
- JPH02246228A JPH02246228A JP6803689A JP6803689A JPH02246228A JP H02246228 A JPH02246228 A JP H02246228A JP 6803689 A JP6803689 A JP 6803689A JP 6803689 A JP6803689 A JP 6803689A JP H02246228 A JPH02246228 A JP H02246228A
- Authority
- JP
- Japan
- Prior art keywords
- film
- deposited oxide
- oxide film
- semiconductor device
- type semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 238000009792 diffusion process Methods 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 8
- 238000002513 implantation Methods 0.000 claims description 4
- 239000010408 film Substances 0.000 abstract description 54
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 13
- 229920005591 polysilicon Polymers 0.000 abstract description 13
- 239000010409 thin film Substances 0.000 abstract description 11
- -1 phosphorus ions Chemical class 0.000 abstract description 7
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 6
- 239000011574 phosphorus Substances 0.000 abstract description 6
- 239000000758 substrate Substances 0.000 abstract description 6
- 238000001312 dry etching Methods 0.000 abstract description 5
- 229910052785 arsenic Inorganic materials 0.000 abstract description 3
- 239000012535 impurity Substances 0.000 abstract description 2
- 150000002500 ions Chemical class 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000012808 vapor phase Substances 0.000 description 2
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ＭＯＳ形半導体装置の製造方法に関するもの
である。
である。
（従来の技術）
近年、半導体の高集積化に伴い、素子寸法の微細化が進
むに従い１通常のＬＤＤ構造のＭＯＳトランジスタでは
、ゲート長が短くなるにつれてドレーン近傍の電界強度
が増加し、ゲート側壁酸化膜やゲート酸化膜に注入され
るホットキャリアが増加し、トランジスタの特性が劣化
して信頼性が低下する。このホットキャリア効果の対策
として、ドレーン近傍の電界強度を低下させ、且つ側壁
酸化膜へのホットキャリアの注入を低減する。ゲートと
ドレーンが重複する逆子字形ゲートＬＤＤ構造を持せた
せＭＯ５形半導体装置がある。
むに従い１通常のＬＤＤ構造のＭＯＳトランジスタでは
、ゲート長が短くなるにつれてドレーン近傍の電界強度
が増加し、ゲート側壁酸化膜やゲート酸化膜に注入され
るホットキャリアが増加し、トランジスタの特性が劣化
して信頼性が低下する。このホットキャリア効果の対策
として、ドレーン近傍の電界強度を低下させ、且つ側壁
酸化膜へのホットキャリアの注入を低減する。ゲートと
ドレーンが重複する逆子字形ゲートＬＤＤ構造を持せた
せＭＯ５形半導体装置がある。
この種の従来のＭＯＳ形半導体装置の製造方法について
、第２図（、）ないしくｄ）の各製造工程を示す要部断
面図により説明する。
、第２図（、）ないしくｄ）の各製造工程を示す要部断
面図により説明する。
まず、ｐ形シリコン基板１にゲート酸化膜２を成長させ
、その上に膜厚４００ｎ＋ｗのポリシリコン膜３を成長
させた後、高濃度リンを気相拡散し、低抵抗膜とする。
、その上に膜厚４００ｎ＋ｗのポリシリコン膜３を成長
させた後、高濃度リンを気相拡散し、低抵抗膜とする。
続いて、化学的気相成長法により堆積酸化膜４ａを形成
し、レジストを塗布し、露光現像により所定パターンの
レジスト膜５を形成する〔第２図（ａ）〕。
し、レジストを塗布し、露光現像により所定パターンの
レジスト膜５を形成する〔第２図（ａ）〕。
次に、このパターン形成されたレジスト膜５をマスクと
して、堆積酸化膜４ａをドライエッチングにより選択的
に除去した後、レジスト膜５を除去する。続いて、パタ
ーン転写された堆積酸化膜４ａをマスクとして、ポリシ
リコン膜３を一定時間ドライエツチングし、膜厚約５０
ｎｍの薄膜部３ａを形成し、逆子字形とする。その後、
薄膜部３ａを突き抜けるに十分な、例えば８０ ｋ ｅ
Ｖの加速エネルギーでリンイオン６を入射角０度で注入
し、ｎ形紙濃度拡散層７を形成する〔第２図（ｂ））。
して、堆積酸化膜４ａをドライエッチングにより選択的
に除去した後、レジスト膜５を除去する。続いて、パタ
ーン転写された堆積酸化膜４ａをマスクとして、ポリシ
リコン膜３を一定時間ドライエツチングし、膜厚約５０
ｎｍの薄膜部３ａを形成し、逆子字形とする。その後、
薄膜部３ａを突き抜けるに十分な、例えば８０ ｋ ｅ
Ｖの加速エネルギーでリンイオン６を入射角０度で注入
し、ｎ形紙濃度拡散層７を形成する〔第２図（ｂ））。
次に、化学的気相成長法で全面に堆積酸化膜を成長させ
た後、異方性エツチングでポリシリコン膜３の側面にの
み堆積酸化膜４ｂを残し、側壁を形成する〔第２図（ｃ
））。
た後、異方性エツチングでポリシリコン膜３の側面にの
み堆積酸化膜４ｂを残し、側壁を形成する〔第２図（ｃ
））。
そして、堆積酸化膜４ａおよび４ｂをマスクとして、ド
ライエツチングにより薄膜部３ａを選択的に除去した後
、ヒ素イオン８を注入し、ｎ形高濃度拡散層９を形成す
る〔第２図（ｄ）〕と、ゲートとドレーンが重複した逆
子字形ゲートＬＤＤ構造のＭＯＳ形半導体装置を完成す
る。
ライエツチングにより薄膜部３ａを選択的に除去した後
、ヒ素イオン８を注入し、ｎ形高濃度拡散層９を形成す
る〔第２図（ｄ）〕と、ゲートとドレーンが重複した逆
子字形ゲートＬＤＤ構造のＭＯＳ形半導体装置を完成す
る。
（発明が解決しようとする課題）
しかしながら、上記の製造方法では、ポリシリコン膜３
のエツチング速度にばらつきがあるため。
のエツチング速度にばらつきがあるため。
薄膜部３ａの膜厚を一定にすることが難しく、ｎ形紙濃
度拡散層７を再現性よく形成することが難しいという問
題があった。また、ウェハ面内のエツチング速度もばら
つくため、ｎ形紙濃度拡散層７が不均一になり、トラン
ジスタ特性のばらつきが大きいという問題もあった。
度拡散層７を再現性よく形成することが難しいという問
題があった。また、ウェハ面内のエツチング速度もばら
つくため、ｎ形紙濃度拡散層７が不均一になり、トラン
ジスタ特性のばらつきが大きいという問題もあった。
本発明は上記の問題を解決するもので、トランジスタ特
性の安定したＭＯＳ形半導体装置の製造方法を提供する
ものである。
性の安定したＭＯＳ形半導体装置の製造方法を提供する
ものである。
（課題を解決するための手段）
上記の課題を解決するため、本発明は、ｎ形紙濃度拡散
層の形成工程を側壁形成後に移し、且つ４５度以上の注
入角度で行うものである。
層の形成工程を側壁形成後に移し、且つ４５度以上の注
入角度で行うものである。
（作 用）
本発明の方法によれば、側倒を形成しＪこれをマスクと
してポリシリコン膜３の薄膜部３ａも除去し、ｐ形シリ
コン基板１が露出した面に４５度以上の注入角度で注入
されるため、再現性がよく、しかも均一なｎ形紙濃度拡
散層７が形成される。
してポリシリコン膜３の薄膜部３ａも除去し、ｐ形シリ
コン基板１が露出した面に４５度以上の注入角度で注入
されるため、再現性がよく、しかも均一なｎ形紙濃度拡
散層７が形成される。
（実施例）
本発明によるＭＯＳ形半導体装置の製造方法を。
第１図（ａ）ないしくｄ）に示す各製造工程の要部断面
図により説明する。
図により説明する。
なお、第２図（ａ）ないしくｄ）に示した従来例と同じ
構成部には同一符号を付して説明を進める。
構成部には同一符号を付して説明を進める。
まず、ｐ形シリコン基板１にゲート酸化膜２を成長させ
、その上に膜厚４００止のポリシリコン膜３を成長させ
た後、高濃度リンを気相拡散し、低抵抗膜とする。続い
て、化学的気相成長法により堆積酸化膜４ａを形成し、
レジストを塗布し、露光現像により所定のパターンのレ
ジスト膜５を形成する〔第１図（ａ））。
、その上に膜厚４００止のポリシリコン膜３を成長させ
た後、高濃度リンを気相拡散し、低抵抗膜とする。続い
て、化学的気相成長法により堆積酸化膜４ａを形成し、
レジストを塗布し、露光現像により所定のパターンのレ
ジスト膜５を形成する〔第１図（ａ））。
次に、このパターン形成されたレジスト膜５をマスクと
して、堆積酸化膜４ａをドライエツチングにより選択的
に除去した後、レジスト膜５を除去する。続いて、パタ
ーン転写された堆積酸化膜４ａをマスクとして、ポリシ
リコン膜３を一定時間ドライエツチングし、膜厚約５０
ｎ■の薄４％ 部３ ａを形成し、逆子字形とする〔第
１図（ｂ））。
して、堆積酸化膜４ａをドライエツチングにより選択的
に除去した後、レジスト膜５を除去する。続いて、パタ
ーン転写された堆積酸化膜４ａをマスクとして、ポリシ
リコン膜３を一定時間ドライエツチングし、膜厚約５０
ｎ■の薄４％ 部３ ａを形成し、逆子字形とする〔第
１図（ｂ））。
次に、化学的気相成長法で堆積酸化膜を全面成長させた
後、異方性エツチングでポリシリコン膜３の側面にのみ
堆積酸化膜４ｂを残し、側壁を形成する。続いて、堆積
酸化膜４ａおよび４ｂをマスクとして、ドライエツチン
グにより薄膜部３ａを選択的に除去する。その後、側壁
を形成した堆積酸化膜４ｂおよび薄膜部３ａを突き抜け
るに十分な。
後、異方性エツチングでポリシリコン膜３の側面にのみ
堆積酸化膜４ｂを残し、側壁を形成する。続いて、堆積
酸化膜４ａおよび４ｂをマスクとして、ドライエツチン
グにより薄膜部３ａを選択的に除去する。その後、側壁
を形成した堆積酸化膜４ｂおよび薄膜部３ａを突き抜け
るに十分な。
例えば２００ ｋ ｅＶの加速エネルギーでリンイオン
６を入射角４５度ないし６０度で、少なくとも２方自か
ら注入し、ｎ形紙濃度拡散層７を形成する〔第１図（Ｑ
））。
６を入射角４５度ないし６０度で、少なくとも２方自か
ら注入し、ｎ形紙濃度拡散層７を形成する〔第１図（Ｑ
））。
続いて、ヒ素イオン８を注入し、ｎ形高濃度拡散層９を
形成する〔第１図（ａ）〕と、ゲートとドレーンが重複
した逆子字形ゲートＬＤＤ構造のＭＯＳ形−半導体装置
が得られる。
形成する〔第１図（ａ）〕と、ゲートとドレーンが重複
した逆子字形ゲートＬＤＤ構造のＭＯＳ形−半導体装置
が得られる。
（発明の効果）
以上説明したように、本発明によれば、ポリシリコン膜
が除去された基板に直接４５度以上の注入角度で不純物
イオンを注入するため、再現性よく、安定した特性を有
するＭＯＳ形半導体装置の製造方法が得られる。また、
低濃度および高濃度の拡散層を連続して形成できるため
、相補形のＭＯＳ形半導体装置の製造工程を大幅に簡略
化することが可能になる。
が除去された基板に直接４５度以上の注入角度で不純物
イオンを注入するため、再現性よく、安定した特性を有
するＭＯＳ形半導体装置の製造方法が得られる。また、
低濃度および高濃度の拡散層を連続して形成できるため
、相補形のＭＯＳ形半導体装置の製造工程を大幅に簡略
化することが可能になる。
第１図（ａ）ないしくｄ）は本発明によるＭＯ３形半導
体装置の各製造工程を示す要部断面図、第２図（ａ）な
いしくｄ）は従来のＭＯ５形半導体装置の各製造工程を
示す要部断面図である。 １・・ｐ形シリコン基板、 ２・・・ゲート酸化膜、
３・・・ポリシリコン膜、 ３ａ・・・薄膜部、 ４ａ
、 ４ｂ・・・堆積酸化膜、 ５・・・レジスト膜、
６・・・リンイオン、 ７・・・ｎ形紙濃度拡散層、
８・・・ヒ素イオン、 ９・・・ｎ層高濃度拡散
層。 特許出願人 松下電子工業株式会社
体装置の各製造工程を示す要部断面図、第２図（ａ）な
いしくｄ）は従来のＭＯ５形半導体装置の各製造工程を
示す要部断面図である。 １・・ｐ形シリコン基板、 ２・・・ゲート酸化膜、
３・・・ポリシリコン膜、 ３ａ・・・薄膜部、 ４ａ
、 ４ｂ・・・堆積酸化膜、 ５・・・レジスト膜、
６・・・リンイオン、 ７・・・ｎ形紙濃度拡散層、
８・・・ヒ素イオン、 ９・・・ｎ層高濃度拡散
層。 特許出願人 松下電子工業株式会社
Claims (2)
- （１）逆Ｔ字形ゲートＬＤＤ構造の低濃度拡散層を、４
５度以上の注入角度で、少なくとも２回以上注入して形
成することを特徴とするＭＯＳ形半導体装置の製造方法
。 - （２）逆Ｔ字形ゲートの側壁形成後に低濃度拡散層を形
成することを特徴とする請求項（１）記載のＭＯＳ形半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6803689A JPH02246228A (ja) | 1989-03-20 | 1989-03-20 | Ｍｏｓ形半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6803689A JPH02246228A (ja) | 1989-03-20 | 1989-03-20 | Ｍｏｓ形半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02246228A true JPH02246228A (ja) | 1990-10-02 |
Family
ID=13362169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6803689A Pending JPH02246228A (ja) | 1989-03-20 | 1989-03-20 | Ｍｏｓ形半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02246228A (ja) |
-
1989
- 1989-03-20 JP JP6803689A patent/JPH02246228A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61237422A (ja) | 半導体装置の製造方法 | |
| US5614422A (en) | Process for doping two levels of a double poly bipolar transistor after formation of second poly layer | |
| JP2596117B2 (ja) | 半導体集積回路の製造方法 | |
| JP3018993B2 (ja) | 半導体装置の製造方法 | |
| US5994190A (en) | Semiconductor device with impurity layer as channel stopper immediately under silicon oxide film | |
| JPH02246228A (ja) | Ｍｏｓ形半導体装置の製造方法 | |
| JPH03104125A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH0298142A (ja) | 絶縁ゲート型電界効果トランジスタの製造方法 | |
| KR100239723B1 (ko) | 반도체소자 제조방법 | |
| JP2822593B2 (ja) | 半導体装置の製造方法 | |
| JPH02309646A (ja) | 半導体装置の製造方法 | |
| KR19990050035A (ko) | 트랜지스터의 형성 방법 | |
| JPH02137335A (ja) | 電界効果トランジスタの製造方法 | |
| JPH02246227A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPS62261174A (ja) | 半導体装置の製造方法 | |
| JP3344162B2 (ja) | 電界効果型半導体装置の製造方法 | |
| JP2890550B2 (ja) | 半導体装置の製造方法 | |
| KR100218367B1 (ko) | 반도체소자의 듀얼게이트 제조방법 | |
| KR100226496B1 (ko) | 반도체장치의 제조방법 | |
| KR0178994B1 (ko) | 접합격리영역 형성방법 | |
| KR19980086248A (ko) | 반도체소자의 듀얼게이트 제조방법 | |
| KR100236264B1 (ko) | 반도체장치의 제조방법 | |
| JPH0428246A (ja) | 半導体装置およびその製造方法 | |
| JPS63240044A (ja) | 半導体装置の製造方法 | |
| JPH0316232A (ja) | 電荷結合素子の製造方法 |