JPH0224719A - プログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ディジタル信号処理プロセッサ（ＤＳＰ）の
内部に備えられたプログラム制御装置に関する。

（従来の技術） 音声合成装置やディジタルフィルタ等には、その処理デ
ータを高速で演算するためにディジタル信号処理プロセ
ッサが使用されている。

このディジタル信号処理プロセッサの動作プログラムは
、プロセッサ内部に組み込み、あるいは外付けされたプ
ログラムメモリに格納される。

一般に、プログラムメモリには、プログラムを構成する
命令が実行順にシーケンシャルに格納される。しかし、
ディジタル信号処理プロセッサのプログラムは、同一命
令が繰り返されることが多いことから、プログラムメモ
リの容量を減少させる目的で、ダイナミックに命令の読
み出しを行なうプログラム制御装置が設けられている。

第２図に、そのような従来のプログラム制御装置のブロ
ック図を示す。

この装置は、プログラムメモリ１に格納されたプログラ
ムを構成する命令を、所定の順に読み出してデコード命
令２を得て、これを外部回路に向けて出力するものであ
る。

この装置には、プログラムメモリｌからの命令の読み出
しを制御するプログラムカウンタ３と、プログラムメモ
リｌから読み出された命令を一時格納する命令レジスタ
４と、この命令レジスタ４に格納された命令を解読しデ
コード命令２を出力する復号器５と、この装置各部の動
作を制御するコントローラ６とから構成されている。

プログラムカウンタ３は、プログラムメモリ１の読み出
しアドレスを決定するカウンタで、例えば、通常、１マ
シンサイクル毎にカウントアツプするよう制御されてい
る。プログラムメモリ１からは、プログラムカウンタ３
の制御に従って、該当するアドレスから命令が読み出さ
れ、命令レジスタ４に格納される。

命令レジスタ４に格納された命令は、復号器５において
解読される。命令には、通常、演算命令、ジャンプ命令
、Ｉ１０命令等がある。ジャンプ命令以外の命令の場合
、復号器５で解読を終えると、そのままデコード命令２
として外部回路に向けて出力される。

コントローラ６は、ジャンプ命令以外の命令の場合、プ
ログラムカウンタ３に対しカウントアツプを指示し、命
令レジスタ４に対し、プログラムメモリ１から出力され
る次の命令の格納の指示を行なう。

一方、ジャンプ命令の場合には、復号器５からその命令
中に含まれるジャンプ先アドレスをプログラムカウンタ
３に向けて転送し、プログラムカウンタ３に対しそのジ
ャンプ先アドレスの格納を指示する。これによって、プ
ログラムカウンタ３は、ジャンプ先アドレスを開始点と
して再び１ずつカウントアツプを開始し、プログラムメ
モリ１からはそれに応じた命令が出力される。

ところで、通常、プログラムメモリ１からの命令の読み
出しのためには、一定のアクセスタイムが要求される。

又、命令レジスタ４に格納された命令な復号器５が解読
する場合、やはり一定の解読時間が要求される。

従って、プログラムカウンタ３がプログラムメモリ１に
対し所定のアドレス信号を出力し、これに応じてプログ
ラムメモリ１から命令が読み出され、その命令が命令レ
ジスタ４に格納され、更に復号器５がその命令を解読す
るまでには一定の動作時間が必要になる。

このプログラム制御装置により出力されるデコード命令
２を受は入れる外部回路の演算速度が上記動作時間に比
べて遅い場合には問題はないが、逆に演算速度が高速化
された場合、デコード命令２の出力が遅いことは演算の
高速化を妨げる要因となる。

そこで、従来、プログラムメモリ１からの命令の読み出
しと復号器５の命令の解読とを、いわゆるパイプライン
制御によって並行して実行するようにしている。即ち、
プログラムカウンタ３がプログラムメモリ１にアドレス
信号を供給し命令が読み出される間、復号器５は、その
ｌマシンサイクル前に読み出された命令を命令レジスタ
４から受は入れ解読作業を実行する。

従来のプログラム制御装置においては、このようにして
その処理の高速化を図っていた。

（発明が解決しようとする課題） ところで、以上のような従来のプログラム制御装置にお
いては、命令レジスタ４に書き込まれた命令は、必ず１
マシンサイクルの間に解読されなければならない。従っ
て、命令解読時間が命令読み出し時間よりも長くかかる
場合には、復号器５が命令解読に最も長時間を要するケ
ースを考慮して、その１マシンサイクルに相当する時間
を設定しなければならなかった。

ところが、ディジタルフィルタ等は、複数のプロセッサ
を用いて、デコード命令２をパラレル処理することによ
って演算の高速化を図っており、このような場合、デコ
ード命令２のビット長は極めて大きくなる。もともと、
プログラムメモリ１に格納された命令は、デコード命令
２を圧縮したものであり、デコード命令２のビット長が
長くなれば、復号器５における命令の解読時間はそれに
比例して長くなる。

その結果、プログラムメモリ１からの命令の読み出し時
間に比べて、復号器５の命令解読時間が著しく長くなり
、プログラム制御装置の処理速度が復号器５の解読速度
によって制限されてしまうことになる。その結果、処理
の高速化に限界を生じるという問題があった。

本発明は以上の点に着目してなされたもので、復号器の
命令解読時間が長時間になった場合でも、高速処理を行
なうことができるプログラム制御装置を提供することを
目的とするものである。

（課題を解決するための手段） 本発明のプログラム制御装置は、プログラムを格納した
プログラムメモリから、前記プログラムを構成する命令
を所定の順に読み出して解読し、外部回路に向けて出力
するプログラム制御装置において、前記プログラムメモ
リから前記命令の読み出しを制御するプログラムカウン
タと、前記プログラムメモリの出力ポートに並列接続さ
れ、前記プログラムメモリから読み出された命令を一時
格納する複数の命令レジスタと、前記各命令レジスタご
とに設けられ、対応する命令レジスタに格納された命令
を解読する複数の復号器と、前記プログラムメモリから
読み出された命令を、前記いずれかの命令レジスタに格
納するよう、所定の順に格納先を選択し、かつ、既に対
応する命令レジスタに格納済の前記命令の解読を終えた
いずれかの復号器から出力を得るよう、所定の順に出力
元を選択する選択制御回路とを設けたことを特徴とする
ものである。

（作用） 以上の装置は、命令レジスタと復号器とを１組としたも
のを何組か用意している。そして、プログラムメモリか
ら読み出される命令は、例えば１マシンサイクル毎に、
各組の命令レジスタに所定の順に格納されていく。復号
器は、命令レジスタに命令か格納されると直ちに命令の
解読を開始する。最も古く命令を格納された組において
は、その復号器は既に対応する命令レジスタに格納済の
命令の解読を終えている。従って、その復号器の出力を
外部回路に向けて出力する。これにより、各復号器は、
（１マシンサイクルに要する時間）×（組数）だけの時
間を命令の解読に当てることができる。出力の切り換え
は、１マシンサイクル毎に行なわれており、命令解読時
間が長くなってもデコード命令の出力の高速化が図れる
。

（実施例） 以下、本発明を図の実施例を用いて詳細に説明する。

第１図は、本発明のプログラム制御装置の実施例を示す
ブロック図である。

この装置は、プログラムを格納したプログラムメモリ１
と、その命令の読み出しを制御するプログラムカウンタ
３と、プログラムメモリ１の出力ポートに並列接続され
たｎ個の命令レジスタ１１＋〜１１ｎと、各命令レジス
タに接続された復号器１２．〜１２ｎと、選択制御回路
１４とから構成されている。

プログラムカウンタ３、プログラムメモリ１、命令レジ
スタ１１．〜１１ｎ及び復号器１２．〜１２ｎは、いず
れも従来のものと構成上の相違は無い。

又、選択制御回路１４は、プログラムメモリ１の出力ポ
ート１０゜を、命令レジスタ１１１〜１１、、の入力端
子１０１ＮｌＯｏに対し、所定の順に選択的に接続する
セレクタ１０と、復号器１２１〜１２ｎの出力端子１３
．〜１３ｎを、外部回路へデコード命令２を出力するた
めの出力端子１３ｏに対し、所定の順に選択的に接続す
るセレクタ１３とを制御するよう構成されている。

例えば、この例の場合、セレクタ１０は、端子１０１〜
ｌＯｎに対し、この順番に１マシンサイクルずつその接
続を順に切り換えるよう動作する。又、セレクタ１３は
、セレクタ１ｏが選択する直前の命令レジスタと復号器
の対を選択するように、セレクタ１０と同様の順に端子
１３□〜１３．を選択するよう動作する。

即ち、この回路は次のように動作する。

先ず、プログラムカウンタ３がプログラムメモリ１に対
し所定のアドレス信号を出力し、プログラムメモリｌか
ら命令が読み出されると、その命令は、例えば端子１０
Ｉを通じて命令レジスタ１１□に格納され、復号器１２
、によって命令の解読が開始される。続いて、セレクタ
１０は端子１０□を選択し、次のマシンサイクルでプロ
グラムメモリ１から読み出される命令を命令レジスタ１
１□に格納し、その命令は復号器１２２によって解読が
開始される。

命令レジスタと復号器の組は、ここではｎ組設けられて
いるから、セレクタ１０が端子１０ｔを選択した後、ｎ
−１マシンサイクル後に端子１０ｎが選択され、命令レ
ジスタ１１．、に所定の命令が格納され、復号器１２．
はその命令の解読を開始する。このとき、セレクタ１３
は、ちょうどそのｎ−１マシンサイクル前に、命令が命
令レジスタ１１、に格納された復号器１２．の解読した
命令を出力するよう端子１３ｔを選択している。

更に、ｌマシンサイクル後には、セレクタ１０が再び端
子１０１を選択し、命令レジスタ１１１に次の命令の格
納が行なわれる。復号器１２□は、その命令の解読を開
始するが、このときセレクタ１３は端子１３□を選択し
、やはりｎ−１マシンサイクル前に命令解読を開始した
復号器１２□から解読後のデコード命令２を出力させる
。

以上のような動作を行なえば、各復号器１２゜〜１２，
１は、常にｎマシンサイクルの間、解読動作を行なうこ
とができ、複雑な命令の解読を十分時間をかけて行なう
ことができる。この場合、見掛は上、デコード命令２は
１マシンサイクル毎に出力され、高速性は保持されてい
る。

第３図には、本発明のプログラム制御装置の更に具体的
な実施例のブロック図を示した。

この装置は、第１図の装置について命令レジスタと復号
器とを各一対だけ設けたもので、選択制御回路１４は、
命令レジスタ１１．及び命令レジスタ１１２の命令の格
納動作を選択的に制御する一方、復号器１２、及び復号
器１２２から出力されるデコード命令を、セレクタ１３
によって選択的に出力するよう制御する構成となってい
る。

この装置も、先に第１図を用いて説明したと同様の動作
を実行し、この装置の場合、復号器１２、は、ちょうど
第２図に示した従来の装置の倍の命令解読時間が与えら
れることになる。

第４図に、第３図の実施例の装置の動作を説明するタイ
ムチャートを示した。このタイムチャートを見ながら、
第３図の装置の具体的な動作を説明する。

先ず、プログラムカウンタ３は、そのアドレス信号をｎ
からｎ＋１．ｎ＋２．・・・ｎ＋５というように、順に
カウントアツプしていくものとする［第４図（ａ）］。

そして、プログラムメモリ１は、そのプログラムカウン
タ３の出力するアドレス信号に従って、対応するアドレ
スに格納された命令をＡ、Ｂ、Ｃ，Ｄ、Ｅ、Ｆという順
に出力するものとする［第４図（ｂ）］。

ここで、先ず、プログラムカウンタ３のカウント値がｎ
の場合、プログラムメモリ１から命令Ａが出力され、先
に説明したバイブライン処理によって、命令レジスタ１
１１に対し１マシンサイクル後にその命令Ａが格納され
る［第４図（Ｃ）］。このとき、プログラムカウンタ３
のアドレス信号はｎ＋１に切り換わっている［第４図（
ａ）］。復号器１２□は、命令レジスタ１１、に格納さ
れた命令Ａの解読を開始するが、この段階では命令Ａの
解読が終了していないため、その出力は無効とする［第
４図（ｄ）］。

一方、プログラムカウンタ３のアドレス信号がｎ＋１に
切り換わって、プログラムメモリｌから命令Ｂが読み出
されると、今度は選択制御回路１４の制御により、命令
レジスタ１１２に対しその命令が格納される［第４図（
ｅ）］。このタイミングでは、プログラムカウンタ３の
アドレス信号がｎ＋２に切り換わっている［第４図（ａ
）］。そして、先に命令Ａの解読を開始した復号器１２
＋の解読動作が終了しており、デコード命令Ａ′が得ら
れ、これがセレクタ１３によって選択されて外部回路に
向けて出力される［第４図　（ｇ）　　コ　。

命令レジスタ１１□に格納された命令Ｂの解読は、復号
器１２２によって開始される。このとき、まだ解読が終
了していない点は、先に説明したと同様である［第４図
（ｆ）］。そして、この同一のマシンサイクルで命令Ｃ
が読み出されており、この命令Ｃは、次のマシンサイク
ルで命令レジスタ１１＋に格納される［第４図（ｃ）］
。

その後の処理は、既に説明したと同様である。

従って、この装置から、デコード命令Ａ′。

Ｂ’　、Ｃ’　・・・が、プログラムメモリ１からの命
令読み出し速度と同一の速度で出力されることになる。

本発明は、以上の実施例に限定されない。

プログラムメモリから読み出される命令の格納先の命令
レジスタの選択と、復号器から出力されるその出力元の
復号器の選択は、第３図で説明したような方式の他、既
知の種々の方式を採用して差し支えない０選択制御回路
１４の構成は、その選択方式に応じて種々変更すること
が可能である。

（発明の効果） 以上説明した本発明のプログラム制御装置は、命令レジ
スタと復号器とを複数設け、プログラムメモリから読み
出される命令を各命令レジスタに順に格納し、その一方
で、既に命令レジスタに格納済の命令の解読を終えた復
号器から出力を得るようにしたので、復号器による命令
の解読時間が長くなっても、プログラムメモリから高速
で命令を読み出し、それをデコードして外部回路に出力
することが可能になる。

【図面の簡単な説明】

第１図は本発明のプログラム制御装置の実施例を示すブ
ロック図、第２図は従来のプログラム制御装置のブロッ
ク図、第３図は本発明のプログラム制御装置のより具体
的な実施例を示すブロック図、第４図は本発明の装置の
動作を説明するタイムチャートである。 １・・・プログラムメモリ、２・・・デコード命令、３
・・・プログラムカウンタ、 １０．１３・・・セレクタ、 １１１〜１１．、・・・命令レジスタ、１２、〜１２ｎ
・・・復号器、１４・・・選択制御回路。 特許出願人　沖電気工業株式会社 第１図 第 図 第３図 手系売宇甫正層）　（自発） （ａ）　　プログラムカウンタ　　　　（ｎ　　　）　
　　（ｎ＋１）　　　（ｎ＋２）　　　（ｎ＋３）　　
　（ｎ＋４）　　　（ｎ＋５）（ｂ）　　プログラムメ
モリ出力　（Ａ）（Ｂ）（Ｃ）（Ｄ）（Ｅ）（Ｆ（ｃ）
命令レジスタｌｌ＋　　　　　（Ａ　　）（Ａ　　）（
Ｃ）（Ｃ）（Ｅ（ｄ）復号器　　　１２．　　　　　（
−）　　（Ａ’　）　　（−）　　（Ｃ’　）　　（Ｅ
′（ｓ）命令レジスタｉ＋、　　　　　　　　　　＜　
　Ｂ　　）　　（Ｂ　　）　　（Ｄ　　）　　（。 （ｆ）復号器　　　＋２２　　　　　　　　　　（−）
　　（Ｂ’　）　　（−）　　（Ｄ（ｇ）外部へ出力　
　　　　　　　　　　（Ａ′）　　（Ｂ’）　　（ｃ′
）　　（Ｄ’）本発明の装置の動作タイムチャート 第４図 平成元年　２月６　日

Claims (1)

1. 【特許請求の範囲】 プログラムを格納したプログラムメモリから、前記プロ
   グラムを構成する命令を所定の順に読み出して解読し、
   外部回路に向けて出力するプログラム制御装置において
   、 前記プログラムメモリから前記命令の読み出しを制御す
   るプログラムカウンタと、 前記プログラムメモリの出力ポートに並列接続され、前
   記プログラムメモリから読み出された命令を一時格納す
   る複数の命令レジスタと、 前記各命令レジスタごとに設けられ、対応する命令レジ
   スタに格納された命令を解読する複数の復号器と、 前記プログラムメモリから読み出された命令を、前記い
   ずれかの命令レジスタに格納するよう、所定の順に格納
   先を選択し、かつ、既に対応する命令レジスタに格納済
   の前記命令の解読を終えたいずれかの復号器から出力を
   得るよう、所定の順に出力元を選択する選択制御回路と
   を設けたことを特徴とするプログラム制御装置。