JPH01248260A - 入出力アドレス変換方式 - Google Patents
入出力アドレス変換方式Info
- Publication number
- JPH01248260A JPH01248260A JP7451088A JP7451088A JPH01248260A JP H01248260 A JPH01248260 A JP H01248260A JP 7451088 A JP7451088 A JP 7451088A JP 7451088 A JP7451088 A JP 7451088A JP H01248260 A JPH01248260 A JP H01248260A
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- address
- cpu
- physical
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、・ぐ−ソナルコンビュータに用いて好適な入
出力アドレス変換方式に関する。
出力アドレス変換方式に関する。
（従来の技術）
従来のコンピュータシステムにおけるＣＰＵと入力カブ
バイスとの接続構成例を第２図に示す。
バイスとの接続構成例を第２図に示す。
図にお匹て、２１はＣＰＵ、２２は入出力アドレスを入
出力選択信号に変換するアドレスデコーダ。
出力選択信号に変換するアドレスデコーダ。
２３は入出力デバイス、２４はＣＰＵＩが出力するアド
レス（上位）が伝播するライン２５は下位アドレスが伝
播するラインで、入出力空間を定めるために必要なビッ
ト数をもつ。２６は、ｃＰＵ２１からの入出力アクセス
であることを示す入出力アクセス定義信号が伝播するラ
イン、２７はライン２５．２６を伝播する信号をデコー
ドすることによって得られる入出力選択信号、２８はデ
ータバスである。
レス（上位）が伝播するライン２５は下位アドレスが伝
播するラインで、入出力空間を定めるために必要なビッ
ト数をもつ。２６は、ｃＰＵ２１からの入出力アクセス
であることを示す入出力アクセス定義信号が伝播するラ
イン、２７はライン２５．２６を伝播する信号をデコー
ドすることによって得られる入出力選択信号、２８はデ
ータバスである。
（発明が解決しようとする問題点）
上記従来例に従えば、ＣＰＵ上で動作するソフトウェア
からみた入出力アドレスはハードウェアによって固定さ
れてｂる。従って、ソフトウェアの移植性が低く、他機
種と互換をとるうえで問題があった。
からみた入出力アドレスはハードウェアによって固定さ
れてｂる。従って、ソフトウェアの移植性が低く、他機
種と互換をとるうえで問題があった。
本発明は上記事情に基づｂてなされたものであシ、ＣＰ
Ｕから見た入出力アドレスを可能することにより、動作
するソフトウェアの移植性を高め、且つ他機種との互換
をとることのできる入出力アドレス変換方式を提供する
ことを目的とする。
Ｕから見た入出力アドレスを可能することにより、動作
するソフトウェアの移植性を高め、且つ他機種との互換
をとることのできる入出力アドレス変換方式を提供する
ことを目的とする。
（問題点を解決するための手段）
本発明は上記目的を実現するため、入出力デバイスアク
セスのだめの制御回路を、ＣＰＵが出力する論理入出力
アドレスを物理アドレスに変換するだめに、論理入出力
アドレスに対応する物理入出力アドレスを格納するメモ
リと、ＣＰＵが出力するアドレスと上記メモリ出力であ
る変換された物理入出力アドレスのいずれか一方をＣＰ
Ｕが出力するサイクル定義信号によう選択出力するセレ
クタと、上記ＣＰＵならびにセレクタ出力に従がう物理
入出力アドレスから入出力選択信号を生成するデコーダ
で構成したものである。
セスのだめの制御回路を、ＣＰＵが出力する論理入出力
アドレスを物理アドレスに変換するだめに、論理入出力
アドレスに対応する物理入出力アドレスを格納するメモ
リと、ＣＰＵが出力するアドレスと上記メモリ出力であ
る変換された物理入出力アドレスのいずれか一方をＣＰ
Ｕが出力するサイクル定義信号によう選択出力するセレ
クタと、上記ＣＰＵならびにセレクタ出力に従がう物理
入出力アドレスから入出力選択信号を生成するデコーダ
で構成したものである。
（作用）
人出アクセス時、ＣＰＵにより生成される論理アドレス
に従かいメモリをアクセスして物理入出力アドレスを得
、セレクタへ供給する。これがデコーダにニジデコード
され、入出力選択信号を得る。セレクタの制御はＣＰＵ
から得られるサイクル定義信号をデコードすることによ
りなされる。
に従かいメモリをアクセスして物理入出力アドレスを得
、セレクタへ供給する。これがデコーダにニジデコード
され、入出力選択信号を得る。セレクタの制御はＣＰＵ
から得られるサイクル定義信号をデコードすることによ
りなされる。
入出力アクセスでない場合はＣＰＵから出力されるアド
レスがそのままバスに接続されるアドレスとなる。
レスがそのままバスに接続されるアドレスとなる。
このことにより、論理アドレスと、物理アドレスが分離
され、ＣＰＵから見える入出力アドレスを可変とするこ
とが出来、ソフトウェアの移植性を高め、従来機との互
換維持が容易に達成できる。
され、ＣＰＵから見える入出力アドレスを可変とするこ
とが出来、ソフトウェアの移植性を高め、従来機との互
換維持が容易に達成できる。
（実施例）
以下、図面を使用して本発明実施例につｂて詳細に説明
する。第１図は本発明の実施例を示すブロック図である
。図において、１はＣＰＵ、Ｊは入出力デバイスである
。３はＣＰＵＩが生成する上位アドレスが伝播するライ
ン、４は下位アドレスが伝播するラインであシ、これら
が合成され論理入出力アドレスとなる。５は物理入出力
アドレスが伝播するラインである。６は論理入出力アド
レスを物理入出力アドレスに変換するＲＡＭである。７
はライン４，５を伝播する信号のいずれか一方を選択す
るセレクタである。８はセレクタの出力でバスに接続さ
れる下位アドレスが伝播するライン、９は１からのアク
セスがハードであるか入出力であるか、またはメモリか
入出力であるかを示すサイクル定義信号が伝播するライ
ン、１０は入出力アクセスであることを示す入出力アク
セス定義信号が伝播するラインである。１１はサイクル
定義信号を解読するデコーダ、１２は物理入出力アドレ
スから選択信号を生成するデコーダである。１３は入出
力選択信号が伝播するラインでちる。１４はＲＡＭ６に
対するライト信号を生成する制御回路である。１５はラ
イト信号が伝播するライン、１６はデータバス、１７は
データバス１６とＲＡＭ６を接続するためのバッファで
ある。
する。第１図は本発明の実施例を示すブロック図である
。図において、１はＣＰＵ、Ｊは入出力デバイスである
。３はＣＰＵＩが生成する上位アドレスが伝播するライ
ン、４は下位アドレスが伝播するラインであシ、これら
が合成され論理入出力アドレスとなる。５は物理入出力
アドレスが伝播するラインである。６は論理入出力アド
レスを物理入出力アドレスに変換するＲＡＭである。７
はライン４，５を伝播する信号のいずれか一方を選択す
るセレクタである。８はセレクタの出力でバスに接続さ
れる下位アドレスが伝播するライン、９は１からのアク
セスがハードであるか入出力であるか、またはメモリか
入出力であるかを示すサイクル定義信号が伝播するライ
ン、１０は入出力アクセスであることを示す入出力アク
セス定義信号が伝播するラインである。１１はサイクル
定義信号を解読するデコーダ、１２は物理入出力アドレ
スから選択信号を生成するデコーダである。１３は入出
力選択信号が伝播するラインでちる。１４はＲＡＭ６に
対するライト信号を生成する制御回路である。１５はラ
イト信号が伝播するライン、１６はデータバス、１７は
データバス１６とＲＡＭ６を接続するためのバッファで
ある。
以下、本発明実施例の動作につｂて詳細に説明する。Ｒ
ＡＭ６には物理入出力アドレスが格納され、ここで論理
入出力アドレスが物理入出力アドレスに変換される。２
つのアドレスのビット幅は同一であシ、即ち、論理入出
力アドレス空間と物理入出力アドレス空間の大きさは等
しＩＡ、ＲＡＭ６の内容はＣＰＵＩからデータバス１６
、バッファ１７を通してｓ ＲＡＭ６へのライト信号生
成回路１４の出力信号（ライン１５）の制御にょシ書き
込まれる。
ＡＭ６には物理入出力アドレスが格納され、ここで論理
入出力アドレスが物理入出力アドレスに変換される。２
つのアドレスのビット幅は同一であシ、即ち、論理入出
力アドレス空間と物理入出力アドレス空間の大きさは等
しＩＡ、ＲＡＭ６の内容はＣＰＵＩからデータバス１６
、バッファ１７を通してｓ ＲＡＭ６へのライト信号生
成回路１４の出力信号（ライン１５）の制御にょシ書き
込まれる。
入出力アクセス時にはＣＰＵＪからの下位アドレス（論
理入出力アドレス；ライン４）にょシ読み出された物理
入出力アドレス（ライン５）がセレクタ７を通してバス
へ接続される下位アドレス（ライン８）と々シ、これを
アドレスデコーダ１２にニジデコードして入出力選択信
号（ライン１３）を得る。入出力アクセスでないときは
ｃｐｉｌからの下位アドレスが、セレクタ７全通してバ
スに接続される下位アドレスとなる。セレクタ７の制御
はＣＰＵＩからのサイクル定義信号（ライン９）をデコ
ーダ１によりブコードすることにより得た入出力アクセ
ス定義信号（ライン１０ ）による。
理入出力アドレス；ライン４）にょシ読み出された物理
入出力アドレス（ライン５）がセレクタ７を通してバス
へ接続される下位アドレス（ライン８）と々シ、これを
アドレスデコーダ１２にニジデコードして入出力選択信
号（ライン１３）を得る。入出力アクセスでないときは
ｃｐｉｌからの下位アドレスが、セレクタ７全通してバ
スに接続される下位アドレスとなる。セレクタ７の制御
はＣＰＵＩからのサイクル定義信号（ライン９）をデコ
ーダ１によりブコードすることにより得た入出力アクセ
ス定義信号（ライン１０ ）による。
以上説明の様に本発明に従えば、論理アドレスを物理ア
ドレスと分離することで、入出力アクセスを行うソフト
ウェアをハードウェアから独立させることができる。こ
れにより、ソフトウェアの移植性向上、そして他機種上
のソフトウェアのエミュレーシランが可能になる。
ドレスと分離することで、入出力アクセスを行うソフト
ウェアをハードウェアから独立させることができる。こ
れにより、ソフトウェアの移植性向上、そして他機種上
のソフトウェアのエミュレーシランが可能になる。
第１図は本発明の実施例を示すブロック図。
第２図は従来構成例を示すブロック図である。
１・・・ＣＰＵ、ｊ？・・・入出力デバイス、６・・・
ＲＡＭ。 ７・・・セレクタ、１１．１２・・・デコーダ、１７・
・・バッファ。 第１図 第２図
ＲＡＭ。 ７・・・セレクタ、１１．１２・・・デコーダ、１７・
・・バッファ。 第１図 第２図
Claims (1)
- ＣＰＵと複数の入出力デバイスが接続されて成るコンピ
ュータシステムにおいて、ＣＰＵが出力する論理入出力
アドレスに対応する物理入出力アドレスを格納するメモ
リと、ＣＰＵが出力するアドレスと上記メモリ出力であ
る変換された物理入出力アドレスのいずれか一方をＣＰ
Ｕが出力するサイクル定義信号により選択出力するセレ
クタと、上記ＣＰＵならびにセレクタ出力に従がう物理
入出力アドレスから入出力選択信号を生成するデコーダ
とを具備し、入出力デバイスアクセス時、上記メモリを
介して論理入出力アドレスを等しいビット数から成る物
理入出力アドレスに変換し、ＣＰＵから見える入出力ア
ドレスを可変とすることを特徴とする入出力アドレス変
換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7451088A JPH01248260A (ja) | 1988-03-30 | 1988-03-30 | 入出力アドレス変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7451088A JPH01248260A (ja) | 1988-03-30 | 1988-03-30 | 入出力アドレス変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01248260A true JPH01248260A (ja) | 1989-10-03 |
Family
ID=13549394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7451088A Pending JPH01248260A (ja) | 1988-03-30 | 1988-03-30 | 入出力アドレス変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01248260A (ja) |
-
1988
- 1988-03-30 JP JP7451088A patent/JPH01248260A/ja active Pending
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