JPH0224749A

JPH0224749A - メモリデータ書込み高速化装置

Info

Publication number: JPH0224749A
Application number: JP63173891A
Authority: JP
Inventors: Aizo Aramaki; 荒牧　愛三
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1988-07-14
Filing date: 1988-07-14
Publication date: 1990-01-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、主記憶装置に対して部位指定書込みを行うデ
ータ処理システムにおいて、主記憶装置のメモリへのデ
ータ書込みを高速化する装置に関するものである。

（従来の技術）従来、データ処理システムでは主記憶装置を備え、該主
記憶装置にデータを格納して記憶させている。

前記主記憶装置で部位指定書込みが可能なものは、該主
記憶装置のデータ書込み単位内の書込み部分を指示する
信号と、書込みデータと、該書込みデータを格納するメ
モリのアドレスを入力し、該データに検査ビットを付加
してメモリに書込んでいる。

前記データ書込み単位内の書込み部分の指示には、前記
データ書込み単位の全ての部分を指示する全部位指示（
以下、フルライト指示と称す）と前記データ書込み単位
内の一部分を指示する部分部位指示（以下、パーシャル
ライト指示と称す）とがある。

また、この種のデータ処理システムでは、構成要素間の
データの流れの速度の違い等を補正するためにバッファ
記憶装置を備えているものもある。

（発明が解決しようとする課題）しかしながら、前記部位指定書込みが可能な主記憶装置
では、フルライト指示を受けた場合は、入力した書込み
データに検査ビットを付加してメモリに書込むだけであ
るが、パーシャルライト指示を受けた場合は、まず指示
されたアドレスのメモリに格納されているデータを読み
出し、該データに付加されている検査ビットに基づいて
、該データが正常であるか否かの判定を行う。前記判定
の結果、データが正常であれば入力した書込みデータと
読み出しデータとを編集して、メモリへの書込みデータ
を作成する。更にデータに検査ビットを付加した後にメ
モリへデータを書込むため、時間がかかるという問題点
があった。

本発明の目的は上記問題点に鑑み、部位指定書込みが可
能な主記憶装置へのデータ書込み時間を短縮することが
可能な装置を提供することにある。

（課題を解決するための手段）本発明は上記の目的を達成するために、主記憶装置に格
納されているデータの、少なくともその一部と同じデー
タを該主記憶装置内のアドレスと同じアドレスに格納し
ているメモリを含み、指示されたアドレスのメモリにデ
ータが格納されているか否かを示すヒツト信号を出力す
る記憶部と、前記主記憶装置のデータ書込み単位内の書
込み部分を指示する書込み部位指示を入力し、前記ヒツ
ト信号に基づいて前記メモリにデータが格納されている
ときは、該書込み部位指示を前記データ書込み単位の全
ての部分を指示する全部位指示に変換して前記主記憶装
置に出力し、前記メモリにデータが格納されていないと
きは、前記書込み部位指示を前記主記憶装置に出力する
書込み部位指示変換部と、前記書込み部位指示と該書込
み部位指示に対応した書込みデータとを入力し、該書込
みデータと指示されたアドレスに対応した前記記憶部の
メモリに格°納されているデータとから前記データ書込
み単位のデータを編集して前記主記憶装置に出力する書
込みデータ編集部とからなるメモリデータ書込み高速化
装置を構成した。

（作　用）本発明によれば、記憶部により、主記憶装置に格納され
ているデータの少なくともその一部と同じデータが、該
主記憶装置内のアドレスと同じアドレスのメモリに格納
され、指示されたアドレスのメモリにデータが格納され
ているか否かを示すヒツト信号が出力される。また、書
込み部位指示変換部により、前記主記憶装置のデータ書
込み単位内の書込み部分を指示する書込み部位指示が入
力され、前記ヒツト信号に基づいて、指示されたアドレ
スに対応した前記記憶部のメモリにデータが格納されて
いるときは、前記書込み部位指示が前記データ書込み単
位の全ての部分を指示する全部位指示に変換されて前記
主記憶装置に出力され、前記メモリにデータが格納され
ていないときは、前記書込み部位指示が前記主記憶装置
に出力される。更に、書込みデータ編集部により、前記
書込み部位指示と該書込み部位指示に対応した書込みデ
ータとが入力され、該書込みデータと指示されたアドレ
スに対応した前記記憶部のメモリに格納されているデー
タとから前記データ書込み単位のデータが編集されて前
記主記憶装置に出力される。

（実施例）第１図は本発明の一実施例を示す構成図である。

図において、１は中央処理装置、２は主記憶装置、３は
メモリデータ書込み高速化装置である。

前記中央処理装置１は、１６ビツトからなる書込みデー
タＷＤＩ〜ＷＤ４を主記憶装置２に書込むときに、該書
込みデータＷＤ１〜ＷＤ４と、該書込みデータＷＤＩ〜
ＷＤ４を格納するメモリのアドレスを示すアドレス信号
ＡＤと、前記主記憶装置２のデータ書込み単位内の書込
み部分を指示する書込み部位指示信号ＷＰＩ〜ＷＰ４を
出力する。

前記主記憶装置２は、１６ビツトからなる書込みデータ
ＷＴＤＩ〜ＷＴＤ４と、該書込みデータＷＴＤＩ〜ＷＴ
Ｄ４を格納するメモリのアドレスを示すアドレス信号Ａ
Ｄと、データ書込み単位内の書込み部分を指示する書込
み部位指示信号ＷＳ１〜Ｗ３４等を入力してメモリへの
データ書込みを行う。前記主記憶装置２では、前記デー
タ書込み単位は１６ビツトであり、更に前記データ書込
み単位は４ビツト毎の書込み部位に分割されている。前
記書込み部位指示信号ＷＳ１〜ＷＳ４は４ビツトからな
り、該４ビツトはそれぞれ前記書込み部位に対応してお
り、前記書込み部位指示信号ＷＳ１〜ＷＳ４が論理″１
１のときに、該書込み部位指示信号ＷＳＩ〜ＷＳ４に対
応した書込み部位にデータが書込まれる。前記書込み部
位指示信号ＷＳ１〜ＷＳ４が論理′０”のときは、該書
込み部位指示信号ＷＳＩ〜ＷＳ４に対応した書込み部位
に格納されているデータはそのまま保存される。

前記メモリデータ書込高速化装置３は、記憶部としての
バッファ記憶装置１００と、書込み部位指示変換部２０
０と、書込みデータ編集部３００とから構成されている
。

前記バッファ記憶装置１００は一般に知られているもの
で、データ処理システムの構成要素間のデータの流れの
速度の違い、又は構成要素間事象の発生時間を補正する
ために用いられている記憶装置である。前記バッファ記
憶装置１００は前記主記憶装置２に格納されているデー
タの、少なくともその一部と同じデータを該主記憶装置
２内のアドレスと同じアドレスに格納するメモリを有し
ており、指定されたアドレスのメモリに格納されている
１６ビツトの保持データＭＤＩ〜ＭＤ４を出力する。ま
た、指示されたアドレスのメモリにデータが格納されて
いるか否かを示すヒツト信号ＨＴを出力する。前記ヒツ
ト信号ＨＴは、前記メモリにデータが格納されていると
きに論理′１”になる。

前記書込み部位指示変換部２００は、４人力のＯＲ回路
２１１と２人力のＡＮＤ回路２２１と２人力のＯＲ回路
２３１〜２３４とから構成されている。前記ＯＲ回路２
１１の４人力には、前記中央処理装置１から出力される
書込み部位指示信号ＷＰＩ〜ＷＰ４が接続され、該ＯＲ
回路２１１の出力信号Ｗは前記ＡＮＤ回路２２１の一方
の入力に接続されている。また、前記ＡＮＤ回路２２１
の他方の入力には、前記バッファ記憶装置１００から出
力されるヒツト信号ＨＴが接続されている。

前記ＯＲ回路２３１〜２３４のそれぞれ一方の入力には
、前記ＡＮＤ回路２２１の出力信号Ａが接続されている
。また、前記ＯＲ回路２３１の他方の入力には前記書込
み部位指示信号の第１ビツトＷＰ　１が、ＯＲ回路２３
２の他方の入力には書込み部位指示信号の第２ビツトＷ
Ｒ２が、ＯＲ回路２３３の他方の入力には書込み部位指
示信号の第３ビツトＷＰ３が、ＯＲ回路２３４の他方の
入力には書込み部位指示信号の第４ピツ）ＷＦ２がそれ
ぞれ接続されている。前記ＯＲ回路２３１〜２３４のそ
れぞれの出力信号ＷＳ１〜ＷＳ４は、書込み部位指示信
号として前記主記憶装置２に接続されている。

前記書込み部位指示変換部２００では、入力した書込み
部位指示信号ＷＰＩ〜ＷＰ４の少なくとも１ビツトが論
理″１”であるときに、前記ＯＲ回路２１１の出力信号
Ｗが論理“１”になり、更に前記ヒツト信号ＨＴが論理
“１”のときは、前記ＡＮＤ回路２２１の出力信号Ａは
論理“１”になる。これにより、ＯＲ回路２３１〜２３
４の出力信号ＷＳ１〜ＷＳ４は全て論理“１”になる。

また、前記ヒツト信号ＨＴが論理“０”のときは、前記
ＡＮＤ回路２２１の出力信号Ａは論理“０゛になり、前
記ＯＲ回路２３１〜２３４の出力信号ＷＳ１〜ＷＳ４は
、前記書込み指示信号ＷＰＩ〜ＷＰ４と同じになる。

前記書込みデータ編集部３００は、ＮＯＴ回路３１１〜
３１４と４人力のＯＲ回路３２１と２人力のＡＮＤ回路
３３１〜３３４とトライステート出力のバスドライバ３
４１〜３４８とから構成されている。前記バスドライバ
３４１〜３４８は、それぞれ４ビツトの入出力と出力制
御端子を備え、該出力制御端子に論理′１”の信号が入
力されているときに、バスドライバ３４１〜３４８のそ
れぞれは入力信号を出力し、該制御端子に論理“０”の
信号が入力されているときは、バスドライバ３４１〜３
４８の出力はハイインピーダンスになる。

前記Ｎ０７回路３１１の入力には前記書込み部位指示信
号の第１ビツトＷＰＩが、前記Ｎ０７回路３１２の入力
には前記書込み部位指示信号の第２ビツトＷＰ２が、前
記Ｎ０７回路３１３の入力には前記書込み部位指示信号
の第３ビツトＷＰ３が、前記Ｎ０７回路３１４の入力に
は前記書込み部位指示信号の第４ビツトＷＰ４がそれぞ
れ接続されている。

前記ＯＲ回路３２１の４つの入力には、前記書込み部位
指示信号ＷＰＩ〜ＷＰ４が接続され、該ＯＲ回路３２１
の出力信号Ｂは前記ＡＮＤ回路３３１〜３３４の、それ
ぞれの一方の入力に接続されている。前記ＡＮＤ回路３
３１の他方の入力は前記Ｎ０７回路３１１の出力に、前
記ＡＮＤ回路３３２の他方の入力は前記Ｎ０７回路３１
２の出力に、前記ＡＮＤ回路３３３の他方の入力は前記
Ｎ０７回路３１３の出力に、前記ＡＮＤ回路３３４の他
方の入力は前記Ｎ０７回路３１４の出力にそれぞれ接続
されている。また、前記ＡＮＤ回路３３１の出力は前記
バスドライバ３４５の出力制御端子に、前記ＡＮＤ回路
３３２の出力は前記バスドライバ３４６の出力制御端子
に、前記ＡＮＤ回路３３３の出力は前記バスドライバ３
４７の出力制御端子に、前記ＡＮＤ回路３３４の出力は
前記バスドライバ３４８の出力制御端子にそれぞれ接続
されている。

前記バスドライバ３４１の出力制御端子には前記書込み
部位指示信号の第１ビツトＷＰＩが、前記バスドライバ
３４２の出力制御端子には前記書込み部位指示信号の第
２ビツトＷＰ２が、前記バスドライバ３４３の出力制御
端子には前記書込み部位指示信号の第３ピツ）ＷＦ２が
、前記バスドライバ３４４の出力制御端子には前記書込
み部位指示信号の第４ビツトＷＰ４がそれぞれ接続され
ている。

前記バスドライバ３４１の入力には前記中央処理装置１
から出力される書込みデータの第１の４ビツトＷＤ１が
、前記バスドライバ３４２の入力には前記書込みデータ
の第２の４ビツトＷＤ２が、前記バスドライバ３４３の
入力には前記書込みデータの第３の４ビツトＷＤ３が、
前記バスドライバ３４４の入力には前記書込みデータの
第４の４ビツトＷＤ４がそれぞれ接続されている。前記
バスドライバ３４１〜３４４の出力信号ＷＴＤＩ〜ＷＴ
Ｄ４は前記バッファ記憶装置１００に接続されると共に
、前記主記憶装置２に書込みデータとして人力される。

前記バスドライバ３４５の入力には前記バッファ記憶装
置１００から出力される保持データの第１の４ビツトＭ
ＤＩが、前記バスドライバ３４６の入力には前記保持デ
ータの第２の４ビツトＭＤ２が、前記バスドライバ３４
７の入力には前記保持データの第３の４ビツトＭＤ３が
、前記バスドライバ３４８の入力には前記保持データの
第４の４ビツトＭＤ４がそれぞれ接続されている。また
、前記バスドライ、バ３４５の出力の４ビツトは前記バ
スドライバ３４１の出力の４ビツトに、前記バスドライ
バ３４６の出力の４ビツトは前記バスドライバ３４２の
出力の４ビツトに、前記バスドライバ３４７の出力の４
ビツトは前記バスドライバ３４３の出力の４ビツトに、
前記バスドライバ３４８の出力の４ビツトは前記バスド
ライバ３４４の出力の４ビツトにそれぞれ対応して接続
されている。

前記書込みデータ編集部３００では、前記中央処理装置
１から入力した書込み部位指示信号ｗＰ１〜ＷＰ４の、
論理“１”であるビットに対応した前記バスドライバ３
４１〜３４４のいずれかを介して、前記中央処理装置１
から入力した書込みデータＷＤＩ〜ＷＤ４を前記主記憶
装置２に出力する。また、前記書込み部位指示信号ＷＰ
Ｉ〜ＷＰ４の論理″０＃であるビットに対応した前記バ
スドライバ３４５〜３４８のいずれかを介して前記バッ
ファ記憶装置１００の保持データＭＤＩ〜ＭＤ４を前記
主記憶装置２に出力する。

また、前記中央処理装置１から出力される書込みデータ
ＷＤ１〜ＷＤ４を格納するメモリのアドレスを示すアド
レス信号ＡＤは前記主記憶装置２に接続されると共に、
前記バッファ記憶装置１００に接続されている。

次に、本実施例の動作を第２図に示すデータの一例に基
づいて説明する。

前記中央処理装置１が前記主記憶装置２の所定アドレス
のメモリに格納されているデータの上位バイトのデータ
を、ＡＢ　（１６進数）に書換えるパーシャルライトを
行う場合には、前記書込みデータの第１の４ビツトＷＤ
１にはＡ（１６進数）が、第２の４ビツトＷＤ２にはＢ
（１６進数）が、第３及び第４の４ビットＷＤ３．ＷＤ
４には不定データがそれぞれ出力される。また、前記書
込み部位指示信号の第１ビツトＷＰＩ及び第２ビツトＷ
Ｐ２には論理“１”の信号が、第３ビツトＷＰ３及び第
４ビツトＷＰ４には論理′０″の信号がそれぞれ出力さ
れる。このとき、主記憶装置２及びバッファ記憶装置１
００の該当アドレスのメモリに１２３４　（１６進数）
のデータが格納されていたとすると、該バッファ記憶装
置１００から出力されるヒツト信号ＨＴは論理′１′″
になる。これにより、書込み部位指示変換部２００から
主記憶装置２に出力される書込み部位指示信号ＷＳＩ〜
ＷＳ４は４ビット共に論理“１”になり、フルライト指
示に変換されて出力される。

前記書込みデータ編集部３００は前記バッファ記憶装置
１００から保持データの第１の４ビットＭＤＩとして１
（１６進数）を、第２の４ビットＭＤ２として２（１６
進数）を、第３の４ビットＭＤ３として３（１６進数）
を、第４の４ビットＭＤ４として４（１６進数）をそれ
ぞれ入力する。

これにより、ＯＲ回路３２１の出力信号Ｂが論理ａ１”
になると共に、前記バスドライバ３４１゜３４２のそれ
ぞれを介して、前記中央処理装置１から出力された書込
みデータの上位バイト、即ち書込みデータの第１の４ビ
ツトＷＤＩと第２の４ピツ）ＷＤ２が、前記主記憶装置
２及びバッファ記憶装置１００に出力される。このとき
、バスドライ／＜３４３．３４４の出力はハイインピー
ダンスになっている。

前記ＡＮＤ回路３３１〜３３４のそれぞれの一方の入力
信号Ｂは論理“１°であり、他方の入力信号は、前記書
込み部位指示信号ＷＰＩ〜ＷＰ４が前記ＮＯＴ回路３１
１〜３１４により反転した信号である。従って、ＡＮＤ
回路３３１．３３２の出力信号は論理“０”になり、Ａ
ＮＤ回路３３３．３３４の出力信号は論理“１”になる
。これにより、バスドライバ３４７，３４８のそれぞれ
を介して、前記バッファ記憶装置１００から出力された
保持データの下位バイト、即ち保持データの第３の４ビ
ットＭＤ３と第４の４ビットＭＤ４が前記主記憶装置２
及びバッファ記憶装置１００に出力される。このとき、
バスドライバ３３１゜３３２の出力はハイインピーダン
スになっている。

従って、前記書込みデータ編集部３００から前記主記憶
装置２に出力される書込みデータの第１の４ビツトＷＴ
ＤＩはＡ（１６進数）になり、第２の４ビツトＷＴＤ２
はＢ（１６進数）になり、第３の４ビツトＷＴＤ３は３
（１６進数）になり、第４の４ビツトＷＴＤ４は４（１
６進数）になる。

また、書込みデータＷＴＤＩ〜ＷＴＤ４は前記主記憶装
置２のメモリに書込まれると共に、前記バッファ記憶装
置１００のメモリにも書込まれる。

これにより、バッファ記憶装置１００のメモリに格納さ
れているデータも更新される。

このようにして、主記憶装置２は、フルライト指示を受
けたことになり、入力した書込みデータＷＴＤＩ〜ＷＴ
Ｄ４に検査ビットを付加してメモリに書込む処理を行う
だけでよいことになる。

尚、本実施例では、記憶部をバッファ記憶装置を用いて
構成したが、バッファ記憶装置とは別に記憶部を構成し
ても同様の効果は得られる。

（発明の効果）以上説明したように本発明によれば、主記憶装置に格納
されているデータの、少なくともその一部と同じデータ
を該主記憶装置内のアドレスと同じアドレスに格納して
いるメモリを含み、指示されたアドレスのメモリにデー
タが格納されているか否かを示すヒツト信号を出力する
記憶部と、前記主記憶装置のデータ書込み単位内の書込
み部分を指示する書込み部位指示を入力し、前記ヒツト
信号に基づいて前記メモリにデータが格納されていると
きは、該書込み部位指示を前記データ書込み単位の全て
の部分を指示する全部位指示に変換して前記主記憶装置
に出力し、前記メモリにデータが格納されていないとき
は、前記書込み部位指示を前記主記憶装置に出力する書
込み部位指示変換部と、前記書込み部位指示と該書込み
部位指示に対応した書込みデータとを入力し、該書込み
データと指示されたアドレスに対応した前記記憶部のメ
モリに格納されているデータとから前記データ書込み単
位のデータを編集して前記主記憶装置に出力する書込み
データ編集部とからメモリデータ書込み高速化装置を構
成したので、部位指定書込みが可能な主記憶装置に対し
て、部位指示によるデータ書込みを行う場合に、指示さ
れたアドレスに対応した前記記憶部のメモリにデータが
格納されているときは、前記主記憶装置に対する書込み
部位指示は全部位指示に変換されると共に、該全部位指
示に対応した書込みデータが編集されて前記主記憶装置
に出力される。このため、主記憶装置では書込み処理時
間のかからない全部位指示によるデータ書込みが行なわ
れ、該主記憶装置へのデータ書込み時間を短縮すること
ができるという利点を有する。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成図、第２図はデー
タの一例を示す図である。１・・・中央処理装置、２・・・主記憶装置、３・・・
メモリデータ書込み高速化装置、１００・・・バッファ
記憶装置（記憶部）、２００・・・書込み部位指示変換
部、２１１・・・ＯＲ回路、２２１・・・ＡＮＤ回路、
２３１〜２３４・・・ＯＲ回路、３００・・・書込みデ
ータ編集部、３１１・・・３１４・・・ＮＯＴ回路、３
２１・・・ＯＲ回路、３３〜３３４・・・ＡＮＤ回路、
３４１〜３４８・・・トライステートバスドライバ。特許出願人　　　　沖電気工業株式会社代理人　弁理士
　　吉　１）精　孝テ―りの一イラ１１Σホ１図第２ＷＪ

Claims

【特許請求の範囲】主記憶装置に格納されているデータの、少なくともその
一部と同じデータを該主記憶装置内のアドレスと同じア
ドレスに格納しているメモリを含み、指示されたアドレ
スのメモリにデータが格納されているか否かを示すヒッ
ト信号を出力する記憶部と、前記主記憶装置のデータ書込み単位内の書込み部分を指
示する書込み部位指示を入力し、前記ヒット信号に基づ
いて前記メモリにデータが格納されているときは、該書
込み部位指示を前記データ書込み単位の全ての部分を指
示する全部位指示に変換して前記主記憶装置に出力し、
前記メモリにデータが格納されていないときは、前記書
込み部位指示を前記主記憶装置に出力する書込み部位指
示変換部と、前記書込み部位指示と該書込み部位指示に対応した書込
みデータとを入力し、該書込みデータと指示されたアド
レスに対応した前記記憶部のメモリに格納されているデ
ータとから前記データ書込み単位のデータを編集して前
記主記憶装置に出力する書込みデータ編集部とからなることを特徴とするメモリデータ書込み高速化装置。