JPH02249241A - ショットキーゲート型電界効果トランジスタの製造方法 - Google Patents
ショットキーゲート型電界効果トランジスタの製造方法Info
- Publication number
- JPH02249241A JPH02249241A JP7136089A JP7136089A JPH02249241A JP H02249241 A JPH02249241 A JP H02249241A JP 7136089 A JP7136089 A JP 7136089A JP 7136089 A JP7136089 A JP 7136089A JP H02249241 A JPH02249241 A JP H02249241A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ショットキーゲート型電界効果トランジス
タの製造方法に関する。
タの製造方法に関する。
ＧａＡｓ ＩＣの主要素子であるＭＥＳＦＥＴをより
高性能化する為には、現在のゲート長（１μｍ程度）を
より短くすることが必要である。
高性能化する為には、現在のゲート長（１μｍ程度）を
より短くすることが必要である。
しかし、ＦＥＴのゲート長、ソース拳ドレイン間を微細
化すると、ショートチャネル効果という現象が発生し、
ゲート長の短縮化に伴いＦＥＴのしきい値が負の方に大
きく変化する。これは、ソース・ドレイン領域（キャリ
ア高濃度層）間を、チャネル領域を外れてキャリアが流
れる為と考えられている。
化すると、ショートチャネル効果という現象が発生し、
ゲート長の短縮化に伴いＦＥＴのしきい値が負の方に大
きく変化する。これは、ソース・ドレイン領域（キャリ
ア高濃度層）間を、チャネル領域を外れてキャリアが流
れる為と考えられている。
従来、このショートチャネル効果を低減する方法として
、■キャリアと反対の極性を生じさせる不純物を活性層
下部に注入しておく方法（アイイーイーイー トランザ
クションズ オン エレクトロン デバイスズ（ＩＥ
ＥＥ ＴＲＡＮＳＡＣＴＩＯＮＺ ＯＮＥＬＥＣＴｌ？
０１ｉ１ ＤＥＶＩＣＢＳ）、ＶＯＬ、ＥＤ−３２，
ＮＯ，１１，ＮＯＶＥＭＢＥＩ？１９８５、ｐ、 ２４
２０−２４２５）、■ＭＯＣＶＤ法ニヨル選択エピタキ
シャル成長により高濃度層を活性層より基板上方に形成
する方法（電子通信学会技術研究報告、１ミＤ８８−＆
２ 、ｐ、２９−３４ ） 、■活性層を形成する部分
をウェットエツチングで掘り下げておき、活性層を相対
的に高濃度層より深くする方法（特開昭６３−１５４７
３）が報告されている。
、■キャリアと反対の極性を生じさせる不純物を活性層
下部に注入しておく方法（アイイーイーイー トランザ
クションズ オン エレクトロン デバイスズ（ＩＥ
ＥＥ ＴＲＡＮＳＡＣＴＩＯＮＺ ＯＮＥＬＥＣＴｌ？
０１ｉ１ ＤＥＶＩＣＢＳ）、ＶＯＬ、ＥＤ−３２，
ＮＯ，１１，ＮＯＶＥＭＢＥＩ？１９８５、ｐ、 ２４
２０−２４２５）、■ＭＯＣＶＤ法ニヨル選択エピタキ
シャル成長により高濃度層を活性層より基板上方に形成
する方法（電子通信学会技術研究報告、１ミＤ８８−＆
２ 、ｐ、２９−３４ ） 、■活性層を形成する部分
をウェットエツチングで掘り下げておき、活性層を相対
的に高濃度層より深くする方法（特開昭６３−１５４７
３）が報告されている。
しかしながら、■の従来技術によると、活性層下部に形
成された反対極性の領域の為、実質的に機能する活性層
の薄層化を伴い、ＦＥＴにおける電流利得遮断周波数ｆ
ｒの低下を招き、ＦＥＴの特に高周波特性が劣化すると
いう問題があった。
成された反対極性の領域の為、実質的に機能する活性層
の薄層化を伴い、ＦＥＴにおける電流利得遮断周波数ｆ
ｒの低下を招き、ＦＥＴの特に高周波特性が劣化すると
いう問題があった。
また、■の従来技術によると、高濃度層の選択成長とい
う技術を用いる為、新たにＭＯＣＶＤ装置が必要になり
、コスト高になるという問題があった。
う技術を用いる為、新たにＭＯＣＶＤ装置が必要になり
、コスト高になるという問題があった。
さらに、■の従来技術によると、ウェットエツチングで
完全に高濃度層を除去することが困難なので活性層に高
濃度層の影響が残り、しきい値（Ｖ ｔｈ）等のＦＥＴ
特性上の再現性が得られないという問題があった。
完全に高濃度層を除去することが困難なので活性層に高
濃度層の影響が残り、しきい値（Ｖ ｔｈ）等のＦＥＴ
特性上の再現性が得られないという問題があった。
そこで、この発明はＦＥＴの特性の向上、コストの低廉
化、及び構造・特性における再現性の向上を図ることを
目的とする。
化、及び構造・特性における再現性の向上を図ることを
目的とする。
上記課題を達成するため、この発明は４工程を含んでシ
ョットキーゲート型電界効果トランジスタの製造方法を
構成する。ここで、第１の工程は半導体基板表面にＦＥ
Ｔのソース・ドレイン形成領域に開口を有するレジスト
パターンを形成し、第２の工程はこのレジストパターン
をマスクとしてイオン注入を行いソース・ドレイン領域
を形成し、第３の工程は上記イオン注入で用いたレジス
トパターンの反転マスクを使用して上記ソース・ドレイ
ン領域間をエツチングし、第４の工程はこのエツチング
領域にイオン注入を行い動作層領域を形成する。
ョットキーゲート型電界効果トランジスタの製造方法を
構成する。ここで、第１の工程は半導体基板表面にＦＥ
Ｔのソース・ドレイン形成領域に開口を有するレジスト
パターンを形成し、第２の工程はこのレジストパターン
をマスクとしてイオン注入を行いソース・ドレイン領域
を形成し、第３の工程は上記イオン注入で用いたレジス
トパターンの反転マスクを使用して上記ソース・ドレイ
ン領域間をエツチングし、第４の工程はこのエツチング
領域にイオン注入を行い動作層領域を形成する。
この発明は、以上のように構成されているので、ソース
・ドレイン領域（高濃度層）は動作層領域（活性領域）
より基板表面からの深さが相対的に浅くなり、高抵抗基
板を流れる電流が減少する。
・ドレイン領域（高濃度層）は動作層領域（活性領域）
より基板表面からの深さが相対的に浅くなり、高抵抗基
板を流れる電流が減少する。
以下、この発明の一実施例に係る半導体装置の製造方法
を添付図面に基づき説明する。なお、説明において同一
要素には同一符号を用い、重複する説明は省略する。
を添付図面に基づき説明する。なお、説明において同一
要素には同一符号を用い、重複する説明は省略する。
第１図は、一実施例に係るショットキーゲート型電界効
果トランジスタの製造方法を示す工程図である。まず、
半絶縁性のＧａＡｓ基板１の表面にレジストをスピンコ
ーティングで塗布しレジスト膜２を形成する。次に、こ
のレジスト１５Ｉ２をフォトリングラフィ技術でバター
ニングし、ソース・ドレイン形成領域に開口部を形成す
る。この開口部に、Ｓｔを例えば１８０ｋｅＶの加速エ
ネルギで２×１０１３ｃｍ−２の濃度で注入し、ＦＥＴ
のソースとドレインとなる高濃度細繊（ソース・ドレイ
ン領域）Ｓ、Ｄを形成する（同図（ａ））。
果トランジスタの製造方法を示す工程図である。まず、
半絶縁性のＧａＡｓ基板１の表面にレジストをスピンコ
ーティングで塗布しレジスト膜２を形成する。次に、こ
のレジスト１５Ｉ２をフォトリングラフィ技術でバター
ニングし、ソース・ドレイン形成領域に開口部を形成す
る。この開口部に、Ｓｔを例えば１８０ｋｅＶの加速エ
ネルギで２×１０１３ｃｍ−２の濃度で注入し、ＦＥＴ
のソースとドレインとなる高濃度細繊（ソース・ドレイ
ン領域）Ｓ、Ｄを形成する（同図（ａ））。
この場合、高濃度領域ＳＳＤの深さは、４００〜２００
ＯＡになる。
ＯＡになる。
次に、このレジスト膜２上にＳｉＮ膜３を、例えば３０
００Ａの膜厚で形成する（同図（ｂ））。
００Ａの膜厚で形成する（同図（ｂ））。
このＳｉＮ膜３はＥＣＲプラズマＣＶＤ法で形成するこ
とができる。ＳｉＮ膜３は、レジスト膜２及び高濃度領
域Ｓ、Ｄ上に形成される。
とができる。ＳｉＮ膜３は、レジスト膜２及び高濃度領
域Ｓ、Ｄ上に形成される。
その後、緩衝弗酸でレジスト膜２の側面に付着したＳｉ
Ｎ膜３を除去し、さらに、アセトンでレジスト膜２上の
ＳｉＮ膜３をリフトオフ法で除去する（同図（Ｃ））。
Ｎ膜３を除去し、さらに、アセトンでレジスト膜２上の
ＳｉＮ膜３をリフトオフ法で除去する（同図（Ｃ））。
その結果、高濃度領域Ｓ１０上のＳｉＮ膜３のみがＧａ
Ａｓ基板１の表面に残存する。このＳｉＮ膜３が、イオ
ン注入で用いたレジスト膜２によるパターンの反転マス
クである。
Ａｓ基板１の表面に残存する。このＳｉＮ膜３が、イオ
ン注入で用いたレジスト膜２によるパターンの反転マス
クである。
次に、高濃度領域Ｓ、Ｄ上のＳｉＮ膜３をマスクとして
、例えば１６００〜２００ＯＡの深さでＧａＡｓ基板１
のＦＥＴ領域を、高濃度領域Ｓ１Ｄを形成する為のパタ
ーンと自己整合的にエッチジグする（第１図（ｄ））。
、例えば１６００〜２００ＯＡの深さでＧａＡｓ基板１
のＦＥＴ領域を、高濃度領域Ｓ１Ｄを形成する為のパタ
ーンと自己整合的にエッチジグする（第１図（ｄ））。
このエツチング処理には、ＮａＯＨとＮ２０゜の混合液
を使用することができる。エツチング深さは、エツチン
グ時間の斐更により容易に変えることができる。
を使用することができる。エツチング深さは、エツチン
グ時間の斐更により容易に変えることができる。
その後、ＳｉＮ膜３をＨＦ等で除去する（同図（ｅ））
。ＧａＡｓ基板１の表面は、高濃度領域Ｓ、Ｄのみが少
し盛り上がった形状になっており、高濃度領域Ｓ、Ｄ以
外の領域は相対的に位置が低くなっている。この高濃度
領域Ｓ、Ｄ間でのエツチングによるＧａＡｓ基板１の掘
り下げは自己整合的になされるので、構造上の再現性、
制御性に優れている。
。ＧａＡｓ基板１の表面は、高濃度領域Ｓ、Ｄのみが少
し盛り上がった形状になっており、高濃度領域Ｓ、Ｄ以
外の領域は相対的に位置が低くなっている。この高濃度
領域Ｓ、Ｄ間でのエツチングによるＧａＡｓ基板１の掘
り下げは自己整合的になされるので、構造上の再現性、
制御性に優れている。
次に、レジストをスピンコーティングでＧａＡｓ基板１
の表面に塗布してレジスト膜４を形成し、フォトリソグ
ラフィ技術により上記高濃度領域Ｓ、Ｄ間のエツチング
領域を含んで開口部を形成する。この開口部に、レジス
ト膜４によるパターンをマスクとして、例えばＳｉを３
０〜５０ｋｅＶの加速電圧でＩ×１０１２〜５×１０１
２ｃｍ−２の濃度で注入する（第１図（ｆ））。このイ
オン注入により高濃度領域ＳＳＤ間に活性領域（動作層
領域）Ｃが形成される。
の表面に塗布してレジスト膜４を形成し、フォトリソグ
ラフィ技術により上記高濃度領域Ｓ、Ｄ間のエツチング
領域を含んで開口部を形成する。この開口部に、レジス
ト膜４によるパターンをマスクとして、例えばＳｉを３
０〜５０ｋｅＶの加速電圧でＩ×１０１２〜５×１０１
２ｃｍ−２の濃度で注入する（第１図（ｆ））。このイ
オン注入により高濃度領域ＳＳＤ間に活性領域（動作層
領域）Ｃが形成される。
この場合、高濃度領域Ｓ、Ｄ間を自己整合的にエツチン
グした後に、活性領域を形成する為のイオン注入を行う
ので、特に活性領域の厚さや不純物濃度などの再現性、
制御性を良くすることにより、しきい値（Ｖ ｔｈ）等
のＦＥＴ特性の再現性を向上させることができる。また
、エツチングにより掘り下げた位置に活性領域が形成さ
れるので、高濃度領域Ｓ、Ｄ間の高抵抗ＧａＡｓ基板１
を流れる電流を減少でき、従って高濃度領域Ｓ、Ｄを接
近させたときにもショートチャネル効果を抑制できる。
グした後に、活性領域を形成する為のイオン注入を行う
ので、特に活性領域の厚さや不純物濃度などの再現性、
制御性を良くすることにより、しきい値（Ｖ ｔｈ）等
のＦＥＴ特性の再現性を向上させることができる。また
、エツチングにより掘り下げた位置に活性領域が形成さ
れるので、高濃度領域Ｓ、Ｄ間の高抵抗ＧａＡｓ基板１
を流れる電流を減少でき、従って高濃度領域Ｓ、Ｄを接
近させたときにもショートチャネル効果を抑制できる。
なお、活性領域Ｃの深さはエツチング深さ、高濃度領域
の深さにより適切な値が設定されるが、例えば６００〜
１００ＯＡの範囲で設定すると効果的である。
の深さにより適切な値が設定されるが、例えば６００〜
１００ＯＡの範囲で設定すると効果的である。
このイオン注入後、レジスト膜４を除去して５ｉＯＮ等
でアニール保護膜を形成し、Ｎ２雰囲気中で例えば８０
０℃で２０分程アニール処理を施す（第１図（ｇ））。
でアニール保護膜を形成し、Ｎ２雰囲気中で例えば８０
０℃で２０分程アニール処理を施す（第１図（ｇ））。
アニール保護膜は、アニール処理の後で除去される。
最後に、オーミック電極５を高濃度領域Ｓ、Ｄ上に形成
すると共にショットキー電極６を活性領域Ｃ上に形成し
、ＭＥＳＦＥＴを形成する（同図（ｈ））。
すると共にショットキー電極６を活性領域Ｃ上に形成し
、ＭＥＳＦＥＴを形成する（同図（ｈ））。
上記製造方法により製造したＭＥ Ｓ Ｆ ＥＴは、ゲ
ート長を短くした時に、しきい値が負にシフトする傾向
が小さくなっており、ショートチャネル効果が抑制され
ていることが実験的に確認された。
ート長を短くした時に、しきい値が負にシフトする傾向
が小さくなっており、ショートチャネル効果が抑制され
ていることが実験的に確認された。
なお、この発明は上記実施例に限定されるものではない
。例えば、半導体基板としてＧａＡｓを使用しているが
、ＩｎＰ、ＩｎＧａＡｓ、ＩｎＧａＡｓＰ等のＩＩＩＶ
族化合物半導体、あるいは１ｌ−Ｖｌ族化合物半導体等
でもよい。
。例えば、半導体基板としてＧａＡｓを使用しているが
、ＩｎＰ、ＩｎＧａＡｓ、ＩｎＧａＡｓＰ等のＩＩＩＶ
族化合物半導体、あるいは１ｌ−Ｖｌ族化合物半導体等
でもよい。
また、基板表面のエツチング処理（第１図（ｄ）参照）
にドライエツチングを使用してもよい。
にドライエツチングを使用してもよい。
さらに、高濃度領域及び活性領域を形成するイオン注入
でＳｉを使用しているが、Ｓｉに限定されるものではな
い。
でＳｉを使用しているが、Ｓｉに限定されるものではな
い。
この発明は、以上説明したように構成されているので、
短ゲート長にしたときにもショートチャネル効果を抑制
することができ、また高周波特性なども優れたＭＥＳＦ
ＥＴを簡単な工程で再現性良く製造できる。
短ゲート長にしたときにもショートチャネル効果を抑制
することができ、また高周波特性なども優れたＭＥＳＦ
ＥＴを簡単な工程で再現性良く製造できる。
第１図は本発明の一実施例に係るショットキーゲート型
電界効果トランジスタの製造方法を示す工程図である。 １・・・ＧａＡｓ基板、２．４・・・レジスト膜、３・
・・ＳｉＮ膜、５・・・オーミック電極、６・・・ショ
ットキー電極、ＳＳＤ・・・高濃度領域（ソース、ドレ
イン領域）、Ｃ・・・活性領域（動作層領域）。 特許出願人 住友電気工業株式会社
電界効果トランジスタの製造方法を示す工程図である。 １・・・ＧａＡｓ基板、２．４・・・レジスト膜、３・
・・ＳｉＮ膜、５・・・オーミック電極、６・・・ショ
ットキー電極、ＳＳＤ・・・高濃度領域（ソース、ドレ
イン領域）、Ｃ・・・活性領域（動作層領域）。 特許出願人 住友電気工業株式会社
Claims (1)
- 【特許請求の範囲】 半導体基板表面に、ＦＥＴのソース・ドレイン形成領域
に開口を有するレジストパターンを形成する第１の工程
と、 このレジストパターンをマスクとしてイオン注入を行い
、ソース・ドレイン領域を形成する第２の工程と、 前記イオン注入で用いたレジストパターンの反転マスク
を使用して、前記ソース・ドレイン領域間をエッチング
する第３の工程と、 このエッチング領域にイオン注入を行い、動作層領域を
形成する第４の工程とを含んで構成されることを特徴と
するショットキーゲート型電界効果トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7136089A JPH02249241A (ja) | 1989-03-23 | 1989-03-23 | ショットキーゲート型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7136089A JPH02249241A (ja) | 1989-03-23 | 1989-03-23 | ショットキーゲート型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02249241A true JPH02249241A (ja) | 1990-10-05 |
Family
ID=13458251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7136089A Pending JPH02249241A (ja) | 1989-03-23 | 1989-03-23 | ショットキーゲート型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02249241A (ja) |
-
1989
- 1989-03-23 JP JP7136089A patent/JPH02249241A/ja active Pending
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