JPH01133373A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPH01133373A JPH01133373A JP29059687A JP29059687A JPH01133373A JP H01133373 A JPH01133373 A JP H01133373A JP 29059687 A JP29059687 A JP 29059687A JP 29059687 A JP29059687 A JP 29059687A JP H01133373 A JPH01133373 A JP H01133373A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は電界効果トランジスタの製造方法に係り、特
にＰＮ接合を有する電界効果トランジスタ（以下、 Ｐ
Ｎ接合ＦＥＴと略称）のゲート領域の形成方法を改良し
、特性の向上を図った電界効果トランジスタの製造方法
に関する。
にＰＮ接合を有する電界効果トランジスタ（以下、 Ｐ
Ｎ接合ＦＥＴと略称）のゲート領域の形成方法を改良し
、特性の向上を図った電界効果トランジスタの製造方法
に関する。
（従来の技術）
砒化ガリウム（ＧａＡｓ）を用いた電界効果トランジス
タ（以下、 ＦＥＴと略称）のゲート電極は、ＰＮ接合
またはショットキ接合を利用して形成されている。
タ（以下、 ＦＥＴと略称）のゲート電極は、ＰＮ接合
またはショットキ接合を利用して形成されている。
それぞれの構造は、ＰＮ接合がＰ型半導体とＮ型半導体
、また、ショットキ接合が金属とＮ型半導体の組み合わ
せである。これらの構造には一長一短があるが、ＰＮ接
合の方がショットキ接合に比べ障壁（φＢ）が高いため
、大きな入力振幅に耐えられる。したがって、 ＰＮ接
合ＦＥＴは、電力用ＦＥＴ等の用途に適している。
、また、ショットキ接合が金属とＮ型半導体の組み合わ
せである。これらの構造には一長一短があるが、ＰＮ接
合の方がショットキ接合に比べ障壁（φＢ）が高いため
、大きな入力振幅に耐えられる。したがって、 ＰＮ接
合ＦＥＴは、電力用ＦＥＴ等の用途に適している。
以下、ゲート電極にｌ’Ｎ接合を用いたＰＮ接合ＦＥＴ
の従来例を図面を用いて説明する。第２図ａに示すよう
に（ＧａＡｓ半絶縁性基板１０１上にイオン注入法、ま
たはエピタキシャル成長法を用いて形成した動作層（以
下、Ｎ層と略称）１０２上に、イオン注入法を用いて高
濃度のＰ型半導体層（以下、Ｐ＋層と略称）１０３を厚
さ２０００人に形成する。次に、前記Ｐ＋層１０３上に
写真蝕刻法でソース、ドレインの各電極部に開口を有す
るホトレジストのパターンを形成し、２４層１０３をり
ん酸（Ｈ，ＰＯ，）系のエツチング液でエツチングを施
してＮＪｌ１１０２を露出させたのち、金・ゲルマニウ
ム（ＡｕＧｅ）からなるソース電極１０４Ｓ、およびド
レイン電極１０４０をリフトオフ法で形成する（第１図
ｂ）。
の従来例を図面を用いて説明する。第２図ａに示すよう
に（ＧａＡｓ半絶縁性基板１０１上にイオン注入法、ま
たはエピタキシャル成長法を用いて形成した動作層（以
下、Ｎ層と略称）１０２上に、イオン注入法を用いて高
濃度のＰ型半導体層（以下、Ｐ＋層と略称）１０３を厚
さ２０００人に形成する。次に、前記Ｐ＋層１０３上に
写真蝕刻法でソース、ドレインの各電極部に開口を有す
るホトレジストのパターンを形成し、２４層１０３をり
ん酸（Ｈ，ＰＯ，）系のエツチング液でエツチングを施
してＮＪｌ１１０２を露出させたのち、金・ゲルマニウ
ム（ＡｕＧｅ）からなるソース電極１０４Ｓ、およびド
レイン電極１０４０をリフトオフ法で形成する（第１図
ｂ）。
次に、前記と同じく写真蝕刻法によってゲート電極部に
開口を有するホトレジストパターンを形成し、ゲート金
属として金・亜鉛（ＡｕＺｎ）と金（Ａｕ）をそれぞれ
１０００人と３０００人厚に蒸着し、リフトオフを施し
た後、温度４５０℃のアルゴン（Ａｒ）雰囲気中で熱処
理を行なってゲート電極１０４Ｇを形成する（第１図ｃ
）、最後に、ゲート電極１０４Ｇをマスクにして２１層
１０３を例えばＨ２ＰＯ４： Ｈ，Ｏ，： Ｈ，０＝３
： １ ：５０のエツチング液で、８層１０２が篇出
するまでエツチングを行ない、ゲート領域を形成すると
同時にゲート長を決定して第１図ｄに示される１１Ｎ接
合ＦＩＳＴを完成する。
開口を有するホトレジストパターンを形成し、ゲート金
属として金・亜鉛（ＡｕＺｎ）と金（Ａｕ）をそれぞれ
１０００人と３０００人厚に蒸着し、リフトオフを施し
た後、温度４５０℃のアルゴン（Ａｒ）雰囲気中で熱処
理を行なってゲート電極１０４Ｇを形成する（第１図ｃ
）、最後に、ゲート電極１０４Ｇをマスクにして２１層
１０３を例えばＨ２ＰＯ４： Ｈ，Ｏ，： Ｈ，０＝３
： １ ：５０のエツチング液で、８層１０２が篇出
するまでエツチングを行ない、ゲート領域を形成すると
同時にゲート長を決定して第１図ｄに示される１１Ｎ接
合ＦＩＳＴを完成する。
（発明が解決しようとする問題点）
上記゛方法によって得られたＰＮ接合ＦＥＴは障（；ｙ
φＢが高く、電力用ＦＥＴ等の特性向上を図ることがで
きる。しかし、このＰＮ接合ＦＥＴは、ゲート電極１０
４Ｇをマスクにして２４層１０３を８層１０２の表面に
到達するまでエツチングすることによってゲート領域を
形成しゲート長が決定されるが、ウェットエツチングで
は２１層１０３のエツチング量の制御が難しく、また、
２４層１０３と８層１０２とでエツチング速度がほとん
ど変わらないため、８層１０２の厚さ、およびゲート長
にバラツキを生じ易くなる。その結果、ソース・ドレイ
ン間電流（Ｉｄｓ）およびソース・ゲート間容量（Ｃｇ
ｓ）にバラツキを生じ、素子特性の再現性が悪く、素子
歩留りが著しく低下する。
φＢが高く、電力用ＦＥＴ等の特性向上を図ることがで
きる。しかし、このＰＮ接合ＦＥＴは、ゲート電極１０
４Ｇをマスクにして２４層１０３を８層１０２の表面に
到達するまでエツチングすることによってゲート領域を
形成しゲート長が決定されるが、ウェットエツチングで
は２１層１０３のエツチング量の制御が難しく、また、
２４層１０３と８層１０２とでエツチング速度がほとん
ど変わらないため、８層１０２の厚さ、およびゲート長
にバラツキを生じ易くなる。その結果、ソース・ドレイ
ン間電流（Ｉｄｓ）およびソース・ゲート間容量（Ｃｇ
ｓ）にバラツキを生じ、素子特性の再現性が悪く、素子
歩留りが著しく低下する。
また、２４層１０３のエツチングを精密制御可能な反応
性イオンエツチング（ＲＩＥ）で行なうと、高周波ダメ
ージ等によりＧａＡｓの結晶性が低下し、素子特性が劣
化するという重大な問題がある。
性イオンエツチング（ＲＩＥ）で行なうと、高周波ダメ
ージ等によりＧａＡｓの結晶性が低下し、素子特性が劣
化するという重大な問題がある。
この発明は救主の問題点に鑑みて、歩留りと高周波特性
の優れたＰＮ接合ＦＥＴを、再現性良く製造する方法を
提供することを目的とする。
の優れたＰＮ接合ＦＥＴを、再現性良く製造する方法を
提供することを目的とする。
（発明の構成）
（問題点を解決するための手段）
この発明にかかる電界効果トランジスタの製造方法は、
半導体基板上に一導電型の半導体動作層を形成する工程
、前記半導体動作層に選択的に反応性イオンエツチング
を施して凸部を形成する工程、前記半導体動作層上に絶
縁膜を形成する工程、前記半導体動作層の凸部上の絶縁
膜を除去する工程、前記絶縁膜をマスクにしてイオン注
入を施し前記半導体動作層の凸部に高濃度の反対導電型
不純物層を形成する工程、前記反対導電型不純物層を熱
処理によ、り活性化し反対導電型半導体層を形成する工
程、前記反対導電型半導体層上にゲート電極を形成する
工程、および前記絶縁膜に開口を設けソ、−ス電極とド
レイン電極を形成する工程を含むことを特徴とする。
半導体基板上に一導電型の半導体動作層を形成する工程
、前記半導体動作層に選択的に反応性イオンエツチング
を施して凸部を形成する工程、前記半導体動作層上に絶
縁膜を形成する工程、前記半導体動作層の凸部上の絶縁
膜を除去する工程、前記絶縁膜をマスクにしてイオン注
入を施し前記半導体動作層の凸部に高濃度の反対導電型
不純物層を形成する工程、前記反対導電型不純物層を熱
処理によ、り活性化し反対導電型半導体層を形成する工
程、前記反対導電型半導体層上にゲート電極を形成する
工程、および前記絶縁膜に開口を設けソ、−ス電極とド
レイン電極を形成する工程を含むことを特徴とする。
（作 用）
この発明は、まず、エツチングの制御性に優れたＩ（Ｉ
ＩＥにより半導体動作層に凸部を形成したのち、絶縁膜
を利用して前記凸部のみに反対導電型のイオン注入層を
形成する。ついで熱処理を施してこのイオン注入層を活
性化させると同時千、ＲＩＥで生じたＧａＡｓ等の結晶
のダメージを回復させて凸部にゲート領域を形成し、こ
のゲート領域の両側に延在している絶縁膜をダミーゲー
ト領域として利用してゲート電極をゲート領域に対し自
己整合的に形成する。救主により、ゲート長および動作
層の厚さのばらつきを極力小さくできることから高周波
特性に優れたＰＮ接合ＦＥＴを高歩留りで再現性良く製
造できる。
ＩＥにより半導体動作層に凸部を形成したのち、絶縁膜
を利用して前記凸部のみに反対導電型のイオン注入層を
形成する。ついで熱処理を施してこのイオン注入層を活
性化させると同時千、ＲＩＥで生じたＧａＡｓ等の結晶
のダメージを回復させて凸部にゲート領域を形成し、こ
のゲート領域の両側に延在している絶縁膜をダミーゲー
ト領域として利用してゲート電極をゲート領域に対し自
己整合的に形成する。救主により、ゲート長および動作
層の厚さのばらつきを極力小さくできることから高周波
特性に優れたＰＮ接合ＦＥＴを高歩留りで再現性良く製
造できる。
（実施例）
以下、この発明の実施例を第１図を参照して説明する。
まず、ＧａＡｓ半絶縁性基板１０１上にイオン注入法に
よりＮ）ｌｔｔを形成する。続いて、このＮ層１１上に
ホトレジスト膜形成のため一例のＡＺ １３５０（商品
名）を塗布したのち、写真蝕刻を施して第１図ａに示す
幅１μｍのホトレジストパターン１２を形成する。
よりＮ）ｌｔｔを形成する。続いて、このＮ層１１上に
ホトレジスト膜形成のため一例のＡＺ １３５０（商品
名）を塗布したのち、写真蝕刻を施して第１図ａに示す
幅１μｍのホトレジストパターン１２を形成する。
次に、このホトレジストパターン１２をマスクにしてＲ
ＩＨにより前記Ｎ層１１に異方性エツチングを施したの
ち、ホトレジストパターン１２をプラズマ灰化法で除去
し、Ｎ層１１に凸部１１ａを形成する。そして、この凸
部１１ａの幅で後に形成されるゲート電極のゲート長が
決定される。例えば、この実施例の場合は１μｍである
（第１図ｂ）。
ＩＨにより前記Ｎ層１１に異方性エツチングを施したの
ち、ホトレジストパターン１２をプラズマ灰化法で除去
し、Ｎ層１１に凸部１１ａを形成する。そして、この凸
部１１ａの幅で後に形成されるゲート電極のゲート長が
決定される。例えば、この実施例の場合は１μｍである
（第１図ｂ）。
次に、熱分解法によりＳｉＯ□の絶縁膜１３を５０００
人厚に堆積させる。この絶縁膜１３は後に述べるＰ型不
純物イオン注入の際のストッパになる（第１図Ｃ）。
人厚に堆積させる。この絶縁膜１３は後に述べるＰ型不
純物イオン注入の際のストッパになる（第１図Ｃ）。
次に、例えばＰＭＭＡ （ポリメチルメタアクリレート
：電子線ポジレジスト）等のレジストを厚く塗布したの
ちＲＩＥにより前記凸部１１ａ上方の絶縁膜１３をエツ
チング除去する（第１図ｄ）。
：電子線ポジレジスト）等のレジストを厚く塗布したの
ちＲＩＥにより前記凸部１１ａ上方の絶縁膜１３をエツ
チング除去する（第１図ｄ）。
次に、前記絶縁膜１３をマスクにしてＮ層の凸部１１ａ
に加速電圧２００ＫｅＶ、ドーズ量５×１０″４Ｃ，−
２で亜鉛（Ｚｎ）をイオン注入し、高濃度のＰ型不純物
層１１ｂを形成する。なお、このＰ型不純物層１１ｂは
凸部１１ａ以丼の絶縁膜１３の残留域には形成されない
。
に加速電圧２００ＫｅＶ、ドーズ量５×１０″４Ｃ，−
２で亜鉛（Ｚｎ）をイオン注入し、高濃度のＰ型不純物
層１１ｂを形成する。なお、このＰ型不純物層１１ｂは
凸部１１ａ以丼の絶縁膜１３の残留域には形成されない
。
続いて、７５０℃で熱処理を施し、前記Ｐ型不純物層１
１ｂを活性化し、高濃度のＰ型半導体層１１ｃを形成す
る。この活性化の熱処理により、前記凸部１１ａ形成時
に生じたＧａＡｓ結晶のダメージを回復することができ
る（第１図ｅ）。
１ｂを活性化し、高濃度のＰ型半導体層１１ｃを形成す
る。この活性化の熱処理により、前記凸部１１ａ形成時
に生じたＧａＡｓ結晶のダメージを回復することができ
る（第１図ｅ）。
次に、写真蝕刻法によりゲート電極部に開口を有するホ
トレジストパターンを形成し、ゲート電極形成金属とし
てＡｕＺｎとＡｕを夫々１０００人と３０００人の厚さ
に蒸着し、リフトオフを行なったのち、温度４５０℃の
Ａｒ雰囲気中で熱処理を施しゲート電極１４Ｇを形成す
る。ここで、前記凸部１１ａ（第１図ｄ）の両側に延在
している絶縁膜１３によってゲート電極１４Ｇは凸部の
ゲート領域に対してのみ電気的接触が形成される。さら
に、前記ゲート電極１４Ｇは凸部のゲート領域より大き
く形成されるが、ゲート抵抗が低減され好都合である（
第１図ｆ）。
トレジストパターンを形成し、ゲート電極形成金属とし
てＡｕＺｎとＡｕを夫々１０００人と３０００人の厚さ
に蒸着し、リフトオフを行なったのち、温度４５０℃の
Ａｒ雰囲気中で熱処理を施しゲート電極１４Ｇを形成す
る。ここで、前記凸部１１ａ（第１図ｄ）の両側に延在
している絶縁膜１３によってゲート電極１４Ｇは凸部の
ゲート領域に対してのみ電気的接触が形成される。さら
に、前記ゲート電極１４Ｇは凸部のゲート領域より大き
く形成されるが、ゲート抵抗が低減され好都合である（
第１図ｆ）。
次に、写真蝕刻法によりソース、ドレインの各電極部に
開口を有するホトレジストパターンを形成し、前記絶縁
膜１３をふっ化アンモニウムＮＨ，Ｆで選択エツチング
を施してソース電極、ドレイン電極形成予定域に開口を
形成し、この中に厚さ２０００人のＡｕＧｅからなるソ
ース電極１４Ｓとドレイン電極１４Ｄをリフトオフで形
成することにより、ＰＮ接合ＦＥＴを完成する（第１図
ｇ）。
開口を有するホトレジストパターンを形成し、前記絶縁
膜１３をふっ化アンモニウムＮＨ，Ｆで選択エツチング
を施してソース電極、ドレイン電極形成予定域に開口を
形成し、この中に厚さ２０００人のＡｕＧｅからなるソ
ース電極１４Ｓとドレイン電極１４Ｄをリフトオフで形
成することにより、ＰＮ接合ＦＥＴを完成する（第１図
ｇ）。
救主の如くして、ゲート領域はウェットエツチングに依
らず、エツチングの制御性に優れたＲＩＥによりゲート
領域を形成できるため、さらに、ゲート電極を自己整合
的に形成できるため、ゲート長及びＮ層の厚さのバラツ
キを小さくすることができる。また、ＲＩＨのエツチン
グで生じたＧａＡｓ結晶のダメージは、Ｐ型不純物の活
性化の際の熱処理で回復させることができる。
らず、エツチングの制御性に優れたＲＩＥによりゲート
領域を形成できるため、さらに、ゲート電極を自己整合
的に形成できるため、ゲート長及びＮ層の厚さのバラツ
キを小さくすることができる。また、ＲＩＨのエツチン
グで生じたＧａＡｓ結晶のダメージは、Ｐ型不純物の活
性化の際の熱処理で回復させることができる。
なお、前記実施例では、ゲート長を決定する凸部１１ａ
の幅（ホトレジストパターン１２の幅）を１μ層とした
が、何らこの値に限定されることはなく、所望のゲート
長が得られるようにホトレジストパターン１２の幅を変
えて構わない。例えば、０．７μ菖のゲート長を得る場
合には、ホトレジスト膜１２の幅を０．７μ曽とすれば
良い。−・ また、凸部１１ａへの注入イオン種及び注入条件は、
Ｚｎ＋及び２００ＫｅＶ、 ５ Ｘ １０１４ｃｍ＋−
”で行なったが、何らこれらの値に限定されることはな
い、絶縁膜には、厚さ５０００人の５ｉｎ２を用いたが
、他の絶縁膜。
の幅（ホトレジストパターン１２の幅）を１μ層とした
が、何らこの値に限定されることはなく、所望のゲート
長が得られるようにホトレジストパターン１２の幅を変
えて構わない。例えば、０．７μ菖のゲート長を得る場
合には、ホトレジスト膜１２の幅を０．７μ曽とすれば
良い。−・ また、凸部１１ａへの注入イオン種及び注入条件は、
Ｚｎ＋及び２００ＫｅＶ、 ５ Ｘ １０１４ｃｍ＋−
”で行なったが、何らこれらの値に限定されることはな
い、絶縁膜には、厚さ５０００人の５ｉｎ２を用いたが
、他の絶縁膜。
例えば窒化シリコン（Ｓｊ、Ｎ層）等を用いても良い。
ただし、絶縁膜の厚さは、Ｐ型不純物イオン注入の際の
ストッパになるた−め、注入イオンが透過しない厚さに
設定する必要がある。さらに、この絶縁膜は、ソース、
ドレインの各電極形成後に、ソース、ドレイン、ゲート
の各電極を構成する金属がエツチングされないエツチン
グ液、例えばＮＨ４Ｆ等でエツチングを行ない、吟去し
て構わない。
ストッパになるた−め、注入イオンが透過しない厚さに
設定する必要がある。さらに、この絶縁膜は、ソース、
ドレインの各電極形成後に、ソース、ドレイン、ゲート
の各電極を構成する金属がエツチングされないエツチン
グ液、例えばＮＨ４Ｆ等でエツチングを行ない、吟去し
て構わない。
［発明の効果］
この発明によれば、以上述べたようにエツチングの制御
性に優れたＲＩＢにより動作層に凸部を形成した後、絶
縁膜を利用して凸部のみに反対導電型のイオン注入層を
形成し、熱処理を行なって、このイオン注入層を活性化
すると同時に、ＲＩＥのエツチングで生じたＧａＡｓ等
の結晶のダメージを回復するとともに、凸部にゲート領
域を形成し、この凸部のゲート領域の両側に延在してい
る絶縁膜をダミーゲート領域として利用し、ゲート電極
を凸部のゲート領域に対し自己整合的に形成する。
性に優れたＲＩＢにより動作層に凸部を形成した後、絶
縁膜を利用して凸部のみに反対導電型のイオン注入層を
形成し、熱処理を行なって、このイオン注入層を活性化
すると同時に、ＲＩＥのエツチングで生じたＧａＡｓ等
の結晶のダメージを回復するとともに、凸部にゲート領
域を形成し、この凸部のゲート領域の両側に延在してい
る絶縁膜をダミーゲート領域として利用し、ゲート電極
を凸部のゲート領域に対し自己整合的に形成する。
救主により、ゲート長及び動作層の厚さのバラツキを極
力小さくすることができて高周波特性に優れたＰＮ接合
ＦＥＴを高い歩留りで、再現性良く製造することができ
る。
力小さくすることができて高周波特性に優れたＰＮ接合
ＦＥＴを高い歩留りで、再現性良く製造することができ
る。
第１図ａ−ｇはこの発明にかかる一実施例のＰＮ接合Ｆ
ＥＴの製造方法を工程順に示すいずれも断面図、第２図
ａ ” ｄは従来例のＰＮ接合ＦＥＴの製造方法を工程
順に示すいずれも断面図である。 １０１−−−−一−−−−−半絶縁性基板１１−−−−
−−−−−一動作層（Ｎ層）１１ａ −−−−−−−一
凸部 １１ｂ −−−−−−一−Ｐ型不純物層１３−−−−−
−−−−一絶縁膜 １４Ｇ −−−−−一−−ゲート電極
ＥＴの製造方法を工程順に示すいずれも断面図、第２図
ａ ” ｄは従来例のＰＮ接合ＦＥＴの製造方法を工程
順に示すいずれも断面図である。 １０１−−−−一−−−−−半絶縁性基板１１−−−−
−−−−−一動作層（Ｎ層）１１ａ −−−−−−−一
凸部 １１ｂ −−−−−−一−Ｐ型不純物層１３−−−−−
−−−−一絶縁膜 １４Ｇ −−−−−一−−ゲート電極
Claims (1)
- 半導体基板上に一導電型の半導体動作層を形成する工
程、前記半導体動作層に選択的に反応性イオンエッチン
グを施して凸部を形成する工程、前記半導体動作層上に
絶縁膜を形成する工程、前記半導体動作層の凸部上の絶
縁膜を除去する工程、前記絶縁膜をマスクにしてイオン
注入を施し前記半導体動作層の凸部に高濃度の反対導電
型不純物層を形成する工程、前記反対導電型不純物層を
熱処理により活性化し反対導電型半導体層を形成する工
程、前記反対導電型半導体層上にゲート電極を形成する
工程、および前記絶縁膜に開口を設けソース電極とドレ
イン電極を形成する工程を含むことを特徴とする電界効
果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29059687A JPH01133373A (ja) | 1987-11-19 | 1987-11-19 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29059687A JPH01133373A (ja) | 1987-11-19 | 1987-11-19 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01133373A true JPH01133373A (ja) | 1989-05-25 |
Family
ID=17758054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29059687A Pending JPH01133373A (ja) | 1987-11-19 | 1987-11-19 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01133373A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0613410A (ja) * | 1992-03-18 | 1994-01-21 | Samsung Electron Co Ltd | 接合電界効果トランジスタ及びその製造方法 |
-
1987
- 1987-11-19 JP JP29059687A patent/JPH01133373A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0613410A (ja) * | 1992-03-18 | 1994-01-21 | Samsung Electron Co Ltd | 接合電界効果トランジスタ及びその製造方法 |
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