JPH0225054A - マスタースライスｌｓｉ - Google Patents
マスタースライスｌｓｉInfo
- Publication number
- JPH0225054A JPH0225054A JP17551788A JP17551788A JPH0225054A JP H0225054 A JPH0225054 A JP H0225054A JP 17551788 A JP17551788 A JP 17551788A JP 17551788 A JP17551788 A JP 17551788A JP H0225054 A JPH0225054 A JP H0225054A
- Authority
- JP
- Japan
- Prior art keywords
- master slice
- basic cell
- buffers
- area
- basic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マスタースライスＬＳＩにおいてその面積
を有効利用するチップ構造に関するものである。
を有効利用するチップ構造に関するものである。
従来のマスタースライスＬＳＩは、チップ上で基本セル
を敷きつめ７ｃ論理＠Ｊ８１ｔを実現するための長方形
の領域とその周辺のＩ ／ Ｏバッファ及びパッド領域
から構成されていた。
を敷きつめ７ｃ論理＠Ｊ８１ｔを実現するための長方形
の領域とその周辺のＩ ／ Ｏバッファ及びパッド領域
から構成されていた。
従来のマスタースライスＬＳＩは、通常計算機を用いて
自動配置配線して回路を作る。各入出力はＩ１０バッフ
ァ全通しパッドにつなぐ。このようにして半導体集積回
路が実現される。
自動配置配線して回路を作る。各入出力はＩ１０バッフ
ァ全通しパッドにつなぐ。このようにして半導体集積回
路が実現される。
従来のマスタースライスＬＳＩにおける基本セル領域の
四隅は使用頻度が低く、面積を無駄にすることが多いと
いうような問題点があった。（第３．４図の斜線部） この発明は上記のような問題点を解消するためになされ
たもので、半導体チップの面積を有効利用することを目
的とする。
四隅は使用頻度が低く、面積を無駄にすることが多いと
いうような問題点があった。（第３．４図の斜線部） この発明は上記のような問題点を解消するためになされ
たもので、半導体チップの面積を有効利用することを目
的とする。
この発明に係るマスタースライスＬＳＩは、基本ｍ域を
多角形としたことによシ、自！１ｉｙＩ配置配線で基本
セル須坂を有効に利用するものである。
多角形としたことによシ、自！１ｉｙＩ配置配線で基本
セル須坂を有効に利用するものである。
との発明におけるマスタースライスＬＳＩは、基本セル
領域を多角形とすることによυ、チップの四角をＩ１０
バッファ構成領域として使用され、各々のＩ／Ｏバッフ
ァの面積は同じで、機能及び駆動能力等を有する、形状
の異なるＩ／Ｏバッファが従来よυも数多く造れる。
領域を多角形とすることによυ、チップの四角をＩ１０
バッファ構成領域として使用され、各々のＩ／Ｏバッフ
ァの面積は同じで、機能及び駆動能力等を有する、形状
の異なるＩ／Ｏバッファが従来よυも数多く造れる。
以下、この発明を図について説明する。第１図はこの発
明の一実施例によるマスタースライスＬＳＩを示す全体
図であり、図において、（１）は基本セル、（２）は配
線領域、（３）はバットである。第２図は第１図の部分
図であり、（４）はＩ１０バッファである。
明の一実施例によるマスタースライスＬＳＩを示す全体
図であり、図において、（１）は基本セル、（２）は配
線領域、（３）はバットである。第２図は第１図の部分
図であり、（４）はＩ１０バッファである。
この発明はマスタースライスＬＳＩを構成する基本セル
領＊ （１）で使用頻度が低い隅部を除くことにより実
現したものである。
領＊ （１）で使用頻度が低い隅部を除くことにより実
現したものである。
上記隅部は第１図に示すように四隅に限る仁となく、必
要に応じて一隅であってもよい。
要に応じて一隅であってもよい。
例えば、隅部の一つを除いた五角形管した内部基本セル
領域以外のすべての領域に周辺のＩ１０バッファ及びＩ
／Ｏバットを形成することができる。
領域以外のすべての領域に周辺のＩ１０バッファ及びＩ
／Ｏバットを形成することができる。
また、基本セルはバイポーラトランジスタ及び抵抗、あ
るいはＭＯＳ）ランジスタ及び抵抗からなるものが好ま
しく用いられる。
るいはＭＯＳ）ランジスタ及び抵抗からなるものが好ま
しく用いられる。
なお、上記実施例では、論理回路構成領域が入角形であ
る場合において説明したが、多角形、もしくけ円形（楕
円も含む）に近い多角形にしても上記実施例と同様の効
果含臭する。
る場合において説明したが、多角形、もしくけ円形（楕
円も含む）に近い多角形にしても上記実施例と同様の効
果含臭する。
以上のように、仁の発明によればチップ面積を増大させ
るととなく、多くの工／○バッファ及びパッドを造るこ
とができる。
るととなく、多くの工／○バッファ及びパッドを造るこ
とができる。
第１図はこの発明の一実施例によるマスタースライスＬ
ＳＩを示す全体図、第２図は第１図の部分図である。第
３図は従来のマスタースライスＬＳＩ奢示す全体図、第
４図は８３図の部分図である０ 図において、（１）は基本セル、（２）は配線領域、（
３）はパッド、（４）は工／○バッファである。 なお、図中、同一符号は同−又は相当部分を示す。
ＳＩを示す全体図、第２図は第１図の部分図である。第
３図は従来のマスタースライスＬＳＩ奢示す全体図、第
４図は８３図の部分図である０ 図において、（１）は基本セル、（２）は配線領域、（
３）はパッド、（４）は工／○バッファである。 なお、図中、同一符号は同−又は相当部分を示す。
Claims (1)
- 複数の基本セルが配列をなして基本セル領域が形成され
ていて、前記基本セル領域内の任意の基本セルによつて
複数の論理セルが構成される内部基本セル領域と、その
周辺をＩ／Ｏバッファ及びＩ／Ｏパッドを形成した長方
形のチップ構造のマスタースライスＬＳＩにおいて、内
部基本セル領域の形状を五角形以上にしたことを特徴と
するマスタースライスＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17551788A JPH0225054A (ja) | 1988-07-13 | 1988-07-13 | マスタースライスｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17551788A JPH0225054A (ja) | 1988-07-13 | 1988-07-13 | マスタースライスｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0225054A true JPH0225054A (ja) | 1990-01-26 |
Family
ID=15997437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17551788A Pending JPH0225054A (ja) | 1988-07-13 | 1988-07-13 | マスタースライスｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0225054A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6013924A (en) * | 1996-12-25 | 2000-01-11 | Fujitsu Limited | Semiconductor integrated circuit and method for making wiring layout of semiconductor integrated circuit |
| JP2010187008A (ja) * | 2010-04-12 | 2010-08-26 | Fujitsu Semiconductor Ltd | 半導体集積回路及び半導体集積回路の配線レイアウト方法 |
-
1988
- 1988-07-13 JP JP17551788A patent/JPH0225054A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6013924A (en) * | 1996-12-25 | 2000-01-11 | Fujitsu Limited | Semiconductor integrated circuit and method for making wiring layout of semiconductor integrated circuit |
| JP2010187008A (ja) * | 2010-04-12 | 2010-08-26 | Fujitsu Semiconductor Ltd | 半導体集積回路及び半導体集積回路の配線レイアウト方法 |
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