JPH02251145A - 突起電極形成方法 - Google Patents
突起電極形成方法Info
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- JPH02251145A JPH02251145A JP1073313A JP7331389A JPH02251145A JP H02251145 A JPH02251145 A JP H02251145A JP 1073313 A JP1073313 A JP 1073313A JP 7331389 A JP7331389 A JP 7331389A JP H02251145 A JPH02251145 A JP H02251145A
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- electrode
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
- H10W72/01231—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps using blanket deposition
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
- H10W72/01251—Changing the shapes of bumps
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子素子と回路基板とを接続する際に用いるボ
ンディング用の突起電極の形成方法に関するものである
。
ンディング用の突起電極の形成方法に関するものである
。
従来用いられているはんだ突起電極の形成方法は、フォ
トエツチング処理を用いたメツキ法に代表される。第４
図（ａ）、（ｂ）、（Ｃ）、（ｄ）、及び（ｅ）は／Ｉ
’７キ法による突起電極の形成方法の工程とボンディン
グの状態を示す断面図である。
トエツチング処理を用いたメツキ法に代表される。第４
図（ａ）、（ｂ）、（Ｃ）、（ｄ）、及び（ｅ）は／Ｉ
’７キ法による突起電極の形成方法の工程とボンディン
グの状態を示す断面図である。
まず第４図（ａ）に示すように、例えばシリコンからな
る基板４１上に端子電極部４２を、蒸着、スパッタ等に
よる成膜後、フォトエツチングによるバターニングによ
って形成する。この端子電極部４２は、基板４１上の同
図には示されていない半導体機能部と電気的に接続され
ていて、一般にアルミニウム系の材料が用いられる。次
に基板４１０表面の保護膜４６として、絶縁材料を用い
て基板４１全面を覆った後、フォトエツチング処理によ
って端子電極部４２の中央部を露出する形状の保護膜４
６を形成する。
る基板４１上に端子電極部４２を、蒸着、スパッタ等に
よる成膜後、フォトエツチングによるバターニングによ
って形成する。この端子電極部４２は、基板４１上の同
図には示されていない半導体機能部と電気的に接続され
ていて、一般にアルミニウム系の材料が用いられる。次
に基板４１０表面の保護膜４６として、絶縁材料を用い
て基板４１全面を覆った後、フォトエツチング処理によ
って端子電極部４２の中央部を露出する形状の保護膜４
６を形成する。
次に第４図（ｂ）に示すように、基板４１全面にメツキ
用共通電極層４４を、例えばクロム、銅、金等の金属材
料を用いて、蒸着法によって順次成膜し積層形成する。
用共通電極層４４を、例えばクロム、銅、金等の金属材
料を用いて、蒸着法によって順次成膜し積層形成する。
これらの金属材料は端子電極部４２と後工程で形成する
はんだ層との濡れ性・密着性の向上および両材料間の拡
散防止膜としての役目を持ち、一般に数種の金属材料の
積層構造となっている。更にメツキ用共通電極層４４上
に、レジスト膜４５を個々の突起電極を形成させる部分
を開口する形状にフォトエツチングによって形成する。
はんだ層との濡れ性・密着性の向上および両材料間の拡
散防止膜としての役目を持ち、一般に数種の金属材料の
積層構造となっている。更にメツキ用共通電極層４４上
に、レジスト膜４５を個々の突起電極を形成させる部分
を開口する形状にフォトエツチングによって形成する。
次に第４図（Ｃ）に示すように、メツキはんだ４６を、
電解メツキ法によってメツキ用共通電極層４４に電流を
供給しながら、レジスト膜４５の開口された個々の端子
電極部４２上に形成する。その後、基板４１全面にフラ
ックス４７を塗布する。
電解メツキ法によってメツキ用共通電極層４４に電流を
供給しながら、レジスト膜４５の開口された個々の端子
電極部４２上に形成する。その後、基板４１全面にフラ
ックス４７を塗布する。
次に第４図（ｄ）に示すよりに、はんだ突起電極４８と
して加熱によって前述のメツキはんだ４６をフラックス
４７と共に溶融し、溶融はんだの表面張力を利用して、
端子電極部４２上にメツキ用共通電極層４４を介して接
合された球状電極を形成する。これがいわゆる丸め処理
である。その後、余分なフラックスを洗浄除去し、レジ
スト膜４５を剥離する。更にメツキ用共通電極層４４の
金、銅、クロムを順次エツチングによって除去するが、
このとき端子電極部４２上のメツキ用共通電極層４４の
一部はエツチング除去されずに残留する。
して加熱によって前述のメツキはんだ４６をフラックス
４７と共に溶融し、溶融はんだの表面張力を利用して、
端子電極部４２上にメツキ用共通電極層４４を介して接
合された球状電極を形成する。これがいわゆる丸め処理
である。その後、余分なフラックスを洗浄除去し、レジ
スト膜４５を剥離する。更にメツキ用共通電極層４４の
金、銅、クロムを順次エツチングによって除去するが、
このとき端子電極部４２上のメツキ用共通電極層４４の
一部はエツチング除去されずに残留する。
以上の工程によってはんだ突起電極４８を完成する。
このはんだ突起電極４８を形成した基板４１は、第４図
（ｅ）に示すように、例えばプリント基板などの相対し
て接合される基板４９上の基板電極部５０上にはんだ突
起電極４８を位置合わせし、加熱によってはんだ突起電
極４８を溶融して接合はんだ５１として両基板がボンデ
ィングされる。
（ｅ）に示すように、例えばプリント基板などの相対し
て接合される基板４９上の基板電極部５０上にはんだ突
起電極４８を位置合わせし、加熱によってはんだ突起電
極４８を溶融して接合はんだ５１として両基板がボンデ
ィングされる。
上述したフォトレジストを用いたメツキ法による従来法
では、メツキ用共通電極層４４としての金属層の形成か
らエツチング除去までの工程が長（工数がかかり生産上
コスト高であり、また所定のはんだ突起電極４８高さを
得るためにメツキはんだ４６厚を厚（する必要がありメ
ツキ時間が長くなるので、生産上の効率が良くない。し
かもこの場合、第４図（Ｃ）に示したよ５に、メツキ法
では等方的にメツキはんだ４６が形成されるので基板４
１に対して水平な方向にメツキが進む。通常、メツキは
んだ４６の高さと直径の比は、約１＝３となるので、丸
め処理によって形成される球状のはんだ突起電極４８が
十分な高さを有するには、隣接するメツキはんだ４６と
の接触を避けるのに十分な端子電極部４２０間隙を設定
する必要がある。従って、高密度なはんだ突起電極４８
の形成に限界があり半導体素子の多端子化、高密度化へ
の対応が困難である等の課題点がある。
では、メツキ用共通電極層４４としての金属層の形成か
らエツチング除去までの工程が長（工数がかかり生産上
コスト高であり、また所定のはんだ突起電極４８高さを
得るためにメツキはんだ４６厚を厚（する必要がありメ
ツキ時間が長くなるので、生産上の効率が良くない。し
かもこの場合、第４図（Ｃ）に示したよ５に、メツキ法
では等方的にメツキはんだ４６が形成されるので基板４
１に対して水平な方向にメツキが進む。通常、メツキは
んだ４６の高さと直径の比は、約１＝３となるので、丸
め処理によって形成される球状のはんだ突起電極４８が
十分な高さを有するには、隣接するメツキはんだ４６と
の接触を避けるのに十分な端子電極部４２０間隙を設定
する必要がある。従って、高密度なはんだ突起電極４８
の形成に限界があり半導体素子の多端子化、高密度化へ
の対応が困難である等の課題点がある。
本発明の目的は上記のような課題点に着目して、簡便な
手法で低コストであり、多端子で高密度な突起電極の形
成方法を提供することにある。
手法で低コストであり、多端子で高密度な突起電極の形
成方法を提供することにある。
上記目的を達成するため本発明における突起電極は下記
記載の工程により製造する。
記載の工程により製造する。
半導体集積回路の入出力端子である端子電極部上の全面
に保護膜を形成しフォトエツチングによりこの保護膜に
保護膜開口部を形成し端子電極部を露出する工程と、端
子電極部を含む保護膜上に突起電極材料を形成する工程
と、加熱処理を行なうことにより突起電極材料を溶融し
端子電極部に突起電極を形成する工程とを有する。
に保護膜を形成しフォトエツチングによりこの保護膜に
保護膜開口部を形成し端子電極部を露出する工程と、端
子電極部を含む保護膜上に突起電極材料を形成する工程
と、加熱処理を行なうことにより突起電極材料を溶融し
端子電極部に突起電極を形成する工程とを有する。
以下本発明の実施例を図面を参照して説明する。
第１図（ａ）、（ｂ）、（Ｃ）、（ｄ）及び（ｅ）は本
発明の一実施例を説明するだめの工程を示した断面図で
ある。また、第２図（ａ）、（ｂ）及び（Ｃ）は同工程
を分かりやす（説明するために示した斜視図である。
発明の一実施例を説明するだめの工程を示した断面図で
ある。また、第２図（ａ）、（ｂ）及び（Ｃ）は同工程
を分かりやす（説明するために示した斜視図である。
まず第１図（ａ）に示すように、例えばシリコンからな
る基板１１上に導電層１２、下地層１６を順次成膜する
。具体的にはまず、導電層１２としては、抵抗率が低（
、基板１１との良好な接着性を有するアルミニウムある
いはその合金を、蒸着、スパッタリングなどの方法によ
って基板１１上全面に約１μｍ厚に成膜する。ここでア
ルミニウム系の材料は、はんだとの濡れ性に欠（ので、
下地層１６としてのはんだとの濡れ性が良好な導電材料
、例えば銅やニッケルなどを蒸着、スパッタリング等の
方法で２００ｎｍ程の厚さに前述の導電層１２上全面に
形成する。その後、下地層１６上にレジスト膜１４を形
成し、下地層１６、導電層１２を順次エツチングによる
パターニングを行い、第１図（ｂ）に示す様に、端子電
極部１５、電極下地部１７を形成する。端子電極部１５
は、基板１１上の図には示されていない半導体機能部と
電気的に接続されている。次に保護膜１６として基板１
１上の全面にリン珪酸ガラスあるいはポリイミドなどの
絶縁材料なＣＶＤ、スパッタリングあるいはスピンコー
ド法を用いて約３μｍ厚に成膜する。更に端子電極部１
５上の電極下地部１７におけるはんだ突起電極形成予定
部分を露出させるよ５に、フォトエツチング処理によっ
て保護膜１６のパターニングを行い、保護膜開口部１８
を有する保護膜１６を形成する。ここまでの工程を例え
ば前述ウェハ状の基板１１におけるひとつの電子素子ベ
レットの斜視図として示したのが第２図（ａ）であり、
保護膜開口部１８においては電極下地部１７が露出して
いる。
る基板１１上に導電層１２、下地層１６を順次成膜する
。具体的にはまず、導電層１２としては、抵抗率が低（
、基板１１との良好な接着性を有するアルミニウムある
いはその合金を、蒸着、スパッタリングなどの方法によ
って基板１１上全面に約１μｍ厚に成膜する。ここでア
ルミニウム系の材料は、はんだとの濡れ性に欠（ので、
下地層１６としてのはんだとの濡れ性が良好な導電材料
、例えば銅やニッケルなどを蒸着、スパッタリング等の
方法で２００ｎｍ程の厚さに前述の導電層１２上全面に
形成する。その後、下地層１６上にレジスト膜１４を形
成し、下地層１６、導電層１２を順次エツチングによる
パターニングを行い、第１図（ｂ）に示す様に、端子電
極部１５、電極下地部１７を形成する。端子電極部１５
は、基板１１上の図には示されていない半導体機能部と
電気的に接続されている。次に保護膜１６として基板１
１上の全面にリン珪酸ガラスあるいはポリイミドなどの
絶縁材料なＣＶＤ、スパッタリングあるいはスピンコー
ド法を用いて約３μｍ厚に成膜する。更に端子電極部１
５上の電極下地部１７におけるはんだ突起電極形成予定
部分を露出させるよ５に、フォトエツチング処理によっ
て保護膜１６のパターニングを行い、保護膜開口部１８
を有する保護膜１６を形成する。ここまでの工程を例え
ば前述ウェハ状の基板１１におけるひとつの電子素子ベ
レットの斜視図として示したのが第２図（ａ）であり、
保護膜開口部１８においては電極下地部１７が露出して
いる。
しかる後第１図（ｃ） Ｋ示すように、はんだ層１９と
して、はんだペーストを印刷法、転写法、あるいはディ
スペンス法等により保護膜開口部１８を含む保護膜１６
上に供給する。この供給形態を分かりやす（斜視図で示
したのが第２図（ｂ）で、保護膜開口部１８が高密度に
複数存在する領域、つまり端子電極部１５が連続的に形
成されている領域においては、複数の保護膜開口部１８
を含む領域に広域的にはんだの供給を行ない、ひとつの
電子素子ベレットに単数あるいは複数のはんだ供給領域
が存在する状態となる。同図においては２つのはんだ層
１９領域が存在する例を示している。
して、はんだペーストを印刷法、転写法、あるいはディ
スペンス法等により保護膜開口部１８を含む保護膜１６
上に供給する。この供給形態を分かりやす（斜視図で示
したのが第２図（ｂ）で、保護膜開口部１８が高密度に
複数存在する領域、つまり端子電極部１５が連続的に形
成されている領域においては、複数の保護膜開口部１８
を含む領域に広域的にはんだの供給を行ない、ひとつの
電子素子ベレットに単数あるいは複数のはんだ供給領域
が存在する状態となる。同図においては２つのはんだ層
１９領域が存在する例を示している。
次に第１図（ｄ）に示す様に、突起電極２０として、前
述のはんだ層１９を２００°Ｃ〜３００℃の温度で加熱
溶融し、溶融はんだの表面張力を利用して保護膜開口部
１８において電極下地部１７を介して端子電極部１５と
接合した球状のはんだを形成させ、放冷によって球状の
まま硬化させる丸め処理を行なう。第２図（Ｃ）は、突
起電極２０の完成状態を示す斜視図である。
述のはんだ層１９を２００°Ｃ〜３００℃の温度で加熱
溶融し、溶融はんだの表面張力を利用して保護膜開口部
１８において電極下地部１７を介して端子電極部１５と
接合した球状のはんだを形成させ、放冷によって球状の
まま硬化させる丸め処理を行なう。第２図（Ｃ）は、突
起電極２０の完成状態を示す斜視図である。
このとき複数の端子電極部１５に対して広域的に供給さ
れていたはんだペーストは、溶融状態において保護膜１
６に対しては濡れることはなく、露出された端子電極部
１５上の電極下地部１７にのみ毛管現象によって凝集す
るので、個りの端子電極部１５上に独立した突起電極２
０を形成することが可能である。
れていたはんだペーストは、溶融状態において保護膜１
６に対しては濡れることはなく、露出された端子電極部
１５上の電極下地部１７にのみ毛管現象によって凝集す
るので、個りの端子電極部１５上に独立した突起電極２
０を形成することが可能である。
またこの場合はんだの組成とはんだの粘度、粘着性、だ
れ性は、はんだペースト中に含有されるフラックスによ
って左右されるが、通常突起電極の形成においては３ｗ
ｔ％〜１５ｗｔ％のフラックスを含有するものが適当で
ある。更にはんだからなる突起電極２０の高さは一般に
、端子電極ピンチ２００μｍ〜３００μｍにおいて５０
μｍ〜１００μｍが適当であるが、本発明知おいては、
突起電極のピッチに適応して、はんだの供給厚と供給面
積によって突起電極の高さを調節することが可能である
。
れ性は、はんだペースト中に含有されるフラックスによ
って左右されるが、通常突起電極の形成においては３ｗ
ｔ％〜１５ｗｔ％のフラックスを含有するものが適当で
ある。更にはんだからなる突起電極２０の高さは一般に
、端子電極ピンチ２００μｍ〜３００μｍにおいて５０
μｍ〜１００μｍが適当であるが、本発明知おいては、
突起電極のピッチに適応して、はんだの供給厚と供給面
積によって突起電極の高さを調節することが可能である
。
丸め処理において溶融はんだの短絡現象によって、隣接
する突起電極２０ど５しの短絡の発生が考えられるが、
一般にその原因は■端子電極位置の設計上の問題、■製
造条件、および■汚染されたはんだ等によるものであり
、それらの要素を配慮することで短絡を防止することが
可能である。
する突起電極２０ど５しの短絡の発生が考えられるが、
一般にその原因は■端子電極位置の設計上の問題、■製
造条件、および■汚染されたはんだ等によるものであり
、それらの要素を配慮することで短絡を防止することが
可能である。
またはんだ層１９の高さの管理による短絡現象の防止手
段として保護膜１６を厚く成膜する方法、あるいはソル
ダレジストを端子電極部１５間に塗る方法等も考えられ
る。
段として保護膜１６を厚く成膜する方法、あるいはソル
ダレジストを端子電極部１５間に塗る方法等も考えられ
る。
このはんだ突起電極２０を形成した基板１１は、第１図
（ｅｌ）に示すように、例えばプリント基板のよ５に基
板１１に相対して接合する基板２１に形成されている基
板電極部２２上に位置合わせを行い、加熱によって突起
電極２０を溶融して形成される接合はんだ２６によって
両差板をボンディングする。
（ｅｌ）に示すように、例えばプリント基板のよ５に基
板１１に相対して接合する基板２１に形成されている基
板電極部２２上に位置合わせを行い、加熱によって突起
電極２０を溶融して形成される接合はんだ２６によって
両差板をボンディングする。
第３図（ａＬ （ｂ）及び（Ｃ）は本発明の別の実施例
による突起電極の形成をひとつの電子素子ベレットによ
って示した斜視図である。
による突起電極の形成をひとつの電子素子ベレットによ
って示した斜視図である。
ここで前述における実施例と同様な部分には、同様な符
号を付してその詳細な説明を省略する。
号を付してその詳細な説明を省略する。
この実施例の特徴とするところは、前述例の第１図（ａ
）で示したはんだに濡れる下地層１６の形成を、端子電
極部１５を形成した後、ただちに突起電極形成予定領域
を開口した保護膜１６を形成し、続いて第３図（ａ）に
示すよ５に、端子電極部１５上の電極下地部１７以外に
保護膜１６上にも保護膜上の下地層６１をパターンとし
て残留させたことである。
）で示したはんだに濡れる下地層１６の形成を、端子電
極部１５を形成した後、ただちに突起電極形成予定領域
を開口した保護膜１６を形成し、続いて第３図（ａ）に
示すよ５に、端子電極部１５上の電極下地部１７以外に
保護膜１６上にも保護膜上の下地層６１をパターンとし
て残留させたことである。
この後、はんだペーストを印刷法、転写法、あるいはデ
ィスペンス法等てより基板１１全面に供給し全面はんだ
層６２を形成して、加熱溶融によるはんだの丸め処理を
行なう。その際、保護膜１６上にも形成される素子機能
部と電気的に接続が無いはんだバンプは、エキストラバ
ンプ６６と呼ぶこと、にする。このエキストラバンプ６
６は、素子ペレット実装時の機械的な安定を促す役目を
持ったバンプとして用いることができる。更に、素子ペ
レットが半導体メモリーである場合に、誤動作の原因と
なるα線の遮蔽効果を持つバリアメタルとして用いる等
の有効な活用法がある。
ィスペンス法等てより基板１１全面に供給し全面はんだ
層６２を形成して、加熱溶融によるはんだの丸め処理を
行なう。その際、保護膜１６上にも形成される素子機能
部と電気的に接続が無いはんだバンプは、エキストラバ
ンプ６６と呼ぶこと、にする。このエキストラバンプ６
６は、素子ペレット実装時の機械的な安定を促す役目を
持ったバンプとして用いることができる。更に、素子ペ
レットが半導体メモリーである場合に、誤動作の原因と
なるα線の遮蔽効果を持つバリアメタルとして用いる等
の有効な活用法がある。
エキストラバンプ６６の形状は、保護膜１６上に形成す
る保護膜上の下地層６１のパターン形状によって任意な
形状に形成することが可能であり、これは端子電極部１
５のレイアウトや第１図（ｅ）に示した素子ペレフトを
ボンディングする側の基板電極部２２の形状、あるいは
ボンディング時の機械的安定性、更に接合する基板の膨
張係数差から発生する応力や、両差板間隙を埋める封止
材から発生する応力等を考慮して、その形状を設計する
ことがで詫る。
る保護膜上の下地層６１のパターン形状によって任意な
形状に形成することが可能であり、これは端子電極部１
５のレイアウトや第１図（ｅ）に示した素子ペレフトを
ボンディングする側の基板電極部２２の形状、あるいは
ボンディング時の機械的安定性、更に接合する基板の膨
張係数差から発生する応力や、両差板間隙を埋める封止
材から発生する応力等を考慮して、その形状を設計する
ことがで詫る。
以上、本発明による実施例の構成について述べてきたが
、本発明は、これらの構成に限定されるものではなく、
例えば端子電極部１５がはんだとの濡れ性を有す材料、
例えば銅やニッケル等の導電材料で構成される場合ては
必ずしも下地層１６を形成する必要がなく、工程の簡略
化を図ることが可能である。
、本発明は、これらの構成に限定されるものではなく、
例えば端子電極部１５がはんだとの濡れ性を有す材料、
例えば銅やニッケル等の導電材料で構成される場合ては
必ずしも下地層１６を形成する必要がなく、工程の簡略
化を図ることが可能である。
また第３図において保護膜１６上の保護膜上の下地層６
１を形成させずに、エキストラバンプ６６をまったく形
成しない構成にすることももちろん可能である。この場
合、第１図で示した一連の工程との違いは下地層１６の
形成を保護膜１６の形成前に行うか、保護膜１６の形成
後に行うかである。このとき第１図（ａ）に示す様に、
フォトエツチング処理において同一のレジストで下地層
１６と導電層１２をパターニングすることが可能である
ので前者の方が後者よりも工程数が少な（、生産コスト
的には有利である。
１を形成させずに、エキストラバンプ６６をまったく形
成しない構成にすることももちろん可能である。この場
合、第１図で示した一連の工程との違いは下地層１６の
形成を保護膜１６の形成前に行うか、保護膜１６の形成
後に行うかである。このとき第１図（ａ）に示す様に、
フォトエツチング処理において同一のレジストで下地層
１６と導電層１２をパターニングすることが可能である
ので前者の方が後者よりも工程数が少な（、生産コスト
的には有利である。
更に下地層１６あるいは保護膜上の下地層６１の構成は
、はんだと濡れ性向上のほかに材料間の応力緩和、ある
いは材料間の反応防止などの目的からアルミニウム／ク
ロム／銅、チタン／銅／ニンケル、クロム／銅／ニッケ
ル、するいはクロム／銅／金といった複数の導電材料で
あってもよい。
、はんだと濡れ性向上のほかに材料間の応力緩和、ある
いは材料間の反応防止などの目的からアルミニウム／ク
ロム／銅、チタン／銅／ニンケル、クロム／銅／ニッケ
ル、するいはクロム／銅／金といった複数の導電材料で
あってもよい。
また突起電極２０の材料は、はんだペーストに限らず、
例えば蒸着法等による金属はんだでもよく、供給を行っ
た後フラツクスを基板全面にスピンコードにより塗布し
てから丸め処理を行な５ことも可能である。
例えば蒸着法等による金属はんだでもよく、供給を行っ
た後フラツクスを基板全面にスピンコードにより塗布し
てから丸め処理を行な５ことも可能である。
また突起電極２０は端子電極部１５上ではなく、第１図
（ｅ）において端子電極部１５に相対して接合する基板
２１側の基板電極２２上に形成するか、あるいは接合す
る両方の基板の両端子電極部上に形成してもいっこうに
構わない。
（ｅ）において端子電極部１５に相対して接合する基板
２１側の基板電極２２上に形成するか、あるいは接合す
る両方の基板の両端子電極部上に形成してもいっこうに
構わない。
以上詳述したように本発明におけるはんだ突起電極の形
成法では、はんだを高密度に存在する複数の端子電極部
を含む広域、あるいは基板全面に対して一括供給を行な
うようにすることで、突起電極を簡便な手法で能率的に
製造することができ、工程の低コスト化が可能であり、
しかも非常に高密度突起電極の形成が可能となるので多
端子、高密度端子電極部配置な素子の実装を提供するこ
とが可能になる。
成法では、はんだを高密度に存在する複数の端子電極部
を含む広域、あるいは基板全面に対して一括供給を行な
うようにすることで、突起電極を簡便な手法で能率的に
製造することができ、工程の低コスト化が可能であり、
しかも非常に高密度突起電極の形成が可能となるので多
端子、高密度端子電極部配置な素子の実装を提供するこ
とが可能になる。
第１図（ａ）、（ｂ）、（Ｃ）、（ｄ）および（ｅ）は
いずれも本発明における第１の実施例の工程を示す断面
図、第２図（ａ）、（ｂ）および（Ｃ）はいずれも本発
明の第１の実施例を説明するための斜視図、第３図（ａ
）、（ｂ）およれも従来例の工程を示す断面図である。 １１・・・・・・基板、 ２・・・・・・導電層、 ６・・・・・・下地層、 ４・・・・・・レジスト膜、 ５・・・・・・端子電極部、 ６・・・・・・保護膜、 ７・・・・・・電極下地部、 ８・・・・・・保護膜開口部、 ９・・・・・・はんだ層、 ０・・・・・・突起電極、 １・・・・・・相対して接合する基板、２・・・・・・
基板電極部、 ６・・・・・・接合はんだ、 １・・・・・・保護膜上の下地層、 ２・・・・・・全面はんだ層、 ６・・・・・・エキストラパンツ。
いずれも本発明における第１の実施例の工程を示す断面
図、第２図（ａ）、（ｂ）および（Ｃ）はいずれも本発
明の第１の実施例を説明するための斜視図、第３図（ａ
）、（ｂ）およれも従来例の工程を示す断面図である。 １１・・・・・・基板、 ２・・・・・・導電層、 ６・・・・・・下地層、 ４・・・・・・レジスト膜、 ５・・・・・・端子電極部、 ６・・・・・・保護膜、 ７・・・・・・電極下地部、 ８・・・・・・保護膜開口部、 ９・・・・・・はんだ層、 ０・・・・・・突起電極、 １・・・・・・相対して接合する基板、２・・・・・・
基板電極部、 ６・・・・・・接合はんだ、 １・・・・・・保護膜上の下地層、 ２・・・・・・全面はんだ層、 ６・・・・・・エキストラパンツ。
Claims (1)
- 半導体集積回路の入出力端子である端子電極部上の全面
に保護膜を形成しフォトエッチングにより前記保護膜に
保護膜開口部を形成し前記端子電極部を露出する工程と
、前記端子電極部を含む前記保護膜上に突起電極材料を
形成する工程と、加熱処理を行なうことにより前記突起
電極材料を溶融し前記端子電極部に突起電極を形成する
工程とを有することを特徴とする突起電極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1073313A JPH02251145A (ja) | 1989-03-24 | 1989-03-24 | 突起電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1073313A JPH02251145A (ja) | 1989-03-24 | 1989-03-24 | 突起電極形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02251145A true JPH02251145A (ja) | 1990-10-08 |
Family
ID=13514561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1073313A Pending JPH02251145A (ja) | 1989-03-24 | 1989-03-24 | 突起電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02251145A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006025387A1 (ja) * | 2004-09-03 | 2006-03-09 | Matsushita Electric Industrial Co., Ltd. | バンプ形成方法及びはんだバンプ |
| WO2006030674A1 (ja) * | 2004-09-15 | 2006-03-23 | Matsushita Electric Industrial Co., Ltd. | フリップチップ実装方法及びフリップチップ実装体 |
| JP2006147968A (ja) * | 2004-11-24 | 2006-06-08 | Matsushita Electric Ind Co Ltd | フリップチップ実装方法およびフリップチップ実装装置 |
| JP2008198745A (ja) * | 2007-02-09 | 2008-08-28 | Sumitomo Bakelite Co Ltd | 半田バンプの形成方法、半田バンプ、半導体装置および半導体装置の製造方法 |
| JP2009135452A (ja) * | 2007-10-31 | 2009-06-18 | Sanyo Electric Co Ltd | 素子搭載用基板、半導体モジュール及び携帯機器 |
| US7726545B2 (en) | 2005-03-16 | 2010-06-01 | Panasonic Corporation | Flip chip mounting process and bump-forming process using electrically-conductive particles as nuclei |
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| US8283246B2 (en) | 2005-04-06 | 2012-10-09 | Panasonic Corporation | Flip chip mounting method and bump forming method |
| US8709293B2 (en) | 2004-12-17 | 2014-04-29 | Panasonic Corporation | Flip-chip mounting resin composition and bump forming resin composition |
| JP2022549632A (ja) * | 2019-09-27 | 2022-11-28 | インターナショナル・ビジネス・マシーンズ・コーポレーション | はんだ接合部間の架橋の防止 |
-
1989
- 1989-03-24 JP JP1073313A patent/JPH02251145A/ja active Pending
Cited By (13)
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