JPH0273648A - 電子回路及びその製造方法 - Google Patents
電子回路及びその製造方法Info
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- JPH0273648A JPH0273648A JP1182375A JP18237589A JPH0273648A JP H0273648 A JPH0273648 A JP H0273648A JP 1182375 A JP1182375 A JP 1182375A JP 18237589 A JP18237589 A JP 18237589A JP H0273648 A JPH0273648 A JP H0273648A
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- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Wire Bonding (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、マイクロ電子回路の分野に係る。
より詳細には、本発明は、上面と下面とを有し、複数の
導体トラックが上面に付着されている基体と、上記基体
の上面からある距離のところに配置され、所与の点にお
ける半田接続部によって上記導体トラックに電気的に接
続された半導体チップと、上記導体トラックと基体との
間にあって上記半田接続部を取り巻いている半田ストッ
プ層とを具備する電子回路に係る。この形式の回路は、
「フリップ−チップ」取り付けという名称で知られてい
る。
導体トラックが上面に付着されている基体と、上記基体
の上面からある距離のところに配置され、所与の点にお
ける半田接続部によって上記導体トラックに電気的に接
続された半導体チップと、上記導体トラックと基体との
間にあって上記半田接続部を取り巻いている半田ストッ
プ層とを具備する電子回路に係る。この形式の回路は、
「フリップ−チップ」取り付けという名称で知られてい
る。
従来の技術
フリップ−チップ(これらは、半田ペレット(いわゆる
バンプ)を接触素子として有する″露出″半導体チップ
である)を導体トラックの設けられた基体上に半田付け
するときには、半田ストップ層を用いるが効果的である
と知られている。
バンプ)を接触素子として有する″露出″半導体チップ
である)を導体トラックの設けられた基体上に半田付け
するときには、半田ストップ層を用いるが効果的である
と知られている。
この半田ストップ層は、半田が導体トラックに沿って分
散するのを防止し、ひいては、半導体チップが基体上に
のせられたま)となって不所望な短絡を生じるのを防止
する。
散するのを防止し、ひいては、半導体チップが基体上に
のせられたま)となって不所望な短絡を生じるのを防止
する。
半田ストップ層としてこれまで使用されているのは、有
機半田レジストであり、これは、通常、スクリーン印刷
技術に用いられるか又は写真平版処理される流体又はフ
ィルムとして基体上に用いられるものである。
機半田レジストであり、これは、通常、スクリーン印刷
技術に用いられるか又は写真平版処理される流体又はフ
ィルムとして基体上に用いられるものである。
発明が解決しようとする課題
しかしながら、この種の半田レジストは、フリップ−チ
ップ半田付けに用いたときに次のような欠点を有してい
る。即ち、 一温度安定性が悪い、そして 一層の厚みが大き過ぎて、正確に再現できない。
ップ半田付けに用いたときに次のような欠点を有してい
る。即ち、 一温度安定性が悪い、そして 一層の厚みが大き過ぎて、正確に再現できない。
フリップ−チップを固定するときには、半田ストップ層
のエツジが同時に基体上にチップを整列するように働く
ので、層の厚みを再現できないことによって、次のよう
な結果となる。
のエツジが同時に基体上にチップを整列するように働く
ので、層の厚みを再現できないことによって、次のよう
な結果となる。
−層の厚みが小さ過ぎる場合には、エツジの整列作用が
失われる、そして 一一方、厚みが大き過ぎる場合には、半田付けが不規則
となって、チップと基体との間の接触に欠陥を招く。
失われる、そして 一一方、厚みが大き過ぎる場合には、半田付けが不規則
となって、チップと基体との間の接触に欠陥を招く。
課題を解決するための手段
そこで、本発明の1つの目的は、均一で且つ信頼性のあ
るフリップ−チップ取り付けが確保される新規な電子回
路及びその製造方法を提供することである。
るフリップ−チップ取り付けが確保される新規な電子回
路及びその製造方法を提供することである。
この目的は、前記した形式の電子回路において、上記半
田ストップ層が酸化可能な金属より成り、そして上記半
田ストップ層は酸化物層で表面が覆われていることを特
徴とする電子回路によって達成される。
田ストップ層が酸化可能な金属より成り、そして上記半
田ストップ層は酸化物層で表面が覆われていることを特
徴とする電子回路によって達成される。
本発明の要点は、再現性のない有機半田ストップ層に代
わって、均一に付着されるべき簡単な金属半田ストップ
層を用いることである。この構成では、半田ストップ層
の表面上の酸化物層によって必要な絶縁保護が達成され
る。
わって、均一に付着されるべき簡単な金属半田ストップ
層を用いることである。この構成では、半田ストップ層
の表面上の酸化物層によって必要な絶縁保護が達成され
る。
好ましい実施例によれば、金属としてニッケルが使用さ
れ、ニッケルの酸化によって酸化物層が形成される。
れ、ニッケルの酸化によって酸化物層が形成される。
本発明による方法は、基体の上面に導体トラックを設け
、構造金属層の形態の半田ストップ層を導体トラックに
付着し、上記半田ストップ層の表面に酸化によって酸化
物層を形成し、半田バンプが下面に設けられた半導体チ
ップを、これらバンプが導体トラック上に来るように配
置しそして半田ストップ層によって整列し、そして半導
体チップと導体トラックとの間の半田接続部を上記バン
プの加熱によって形成するという段階を備えたことを特
徴とする。
、構造金属層の形態の半田ストップ層を導体トラックに
付着し、上記半田ストップ層の表面に酸化によって酸化
物層を形成し、半田バンプが下面に設けられた半導体チ
ップを、これらバンプが導体トラック上に来るように配
置しそして半田ストップ層によって整列し、そして半導
体チップと導体トラックとの間の半田接続部を上記バン
プの加熱によって形成するという段階を備えたことを特
徴とする。
本発明の更に別の実施例は、特許請求の範囲から明らか
となろう。
となろう。
実施例
添付図面を参照した以下の詳細な説明により本発明がよ
り完全に理解されるであろうし、又、それに付随する効
果が容易に明らかであろう。
り完全に理解されるであろうし、又、それに付随する効
果が容易に明らかであろう。
多数の図面全体にわたって同じ又は対応する部分が同じ
参照番号で示された添付図面を参照すれば、第1図は、
フリップ−チップ取り付は式の電子回路の製造を示して
おり、ここで、本発明は、最初に基体1で出発し、その
表面には、導体トラック2が所与の構造で付着される。
参照番号で示された添付図面を参照すれば、第1図は、
フリップ−チップ取り付は式の電子回路の製造を示して
おり、ここで、本発明は、最初に基体1で出発し、その
表面には、導体トラック2が所与の構造で付着される。
この構成において、導体トラック2は、例えば、底部に
ある接着層2c (NiCr、Cr又は同様の金属)と
、中間の拡散バリア52b(Ni又は同様の金属)と、
導体層2a(Cu%Au又は同様に金属)とを有する3
層構造をしている。
ある接着層2c (NiCr、Cr又は同様の金属)と
、中間の拡散バリア52b(Ni又は同様の金属)と、
導体層2a(Cu%Au又は同様に金属)とを有する3
層構造をしている。
構成された金属半田ストップ層3(好ましくはNi)が
好ましくは電気付着によって導体トラック2に付着され
る(第2図)。この半田ストップ層3は、半導体チップ
への導電性接続を後で形成すべき点に穴を含み、これら
の穴は同時にチップを整列するようにも働く。
好ましくは電気付着によって導体トラック2に付着され
る(第2図)。この半田ストップ層3は、半導体チップ
への導電性接続を後で形成すべき点に穴を含み、これら
の穴は同時にチップを整列するようにも働く。
半田ストップ層3が付着された後に、酸化物層4が酸化
によってその表面に形成され、この酸化物層は、半田ス
トップ層3を周囲環境から電気的に絶縁すると共に、後
でその付近の半導体チップへの不所望な接触が生じない
よう確保する(第3図)。
によってその表面に形成され、この酸化物層は、半田ス
トップ層3を周囲環境から電気的に絶縁すると共に、後
でその付近の半導体チップへの不所望な接触が生じない
よう確保する(第3図)。
酸化は、種々のやり方で実行することができる。その1
つの考え方として、被膜の設けられた基体を酸素含有雰
囲気中で加熱することにより熱酸化がある。更に別の考
え方として、半田ストップ層3の表面に酸素含有プラズ
マを作用させることがある。第3の考え方として、適当
な化学バスにおける湿式化学酸化がある。これら3つの
考え方の各々は、それ自身の利点と欠点を持ち合わせて
いる。
つの考え方として、被膜の設けられた基体を酸素含有雰
囲気中で加熱することにより熱酸化がある。更に別の考
え方として、半田ストップ層3の表面に酸素含有プラズ
マを作用させることがある。第3の考え方として、適当
な化学バスにおける湿式化学酸化がある。これら3つの
考え方の各々は、それ自身の利点と欠点を持ち合わせて
いる。
このようにして半田ストップ層3が作成されると、バン
プ6の形態の半田ベレットが下面に設けられた露出半導
体チップ5が基体l上に配置される(第4図)。ここで
、バンプ6は、半田ストップ層3の作成された穴に係合
し、これら穴の所与の整列距離Aによって整列される。
プ6の形態の半田ベレットが下面に設けられた露出半導
体チップ5が基体l上に配置される(第4図)。ここで
、バンプ6は、半田ストップ層3の作成された穴に係合
し、これら穴の所与の整列距離Aによって整列される。
整列後に、バンプ6の半田が溶摩して、半導体チップ5
と導体トラック2との間に固定半田接続部7(第5図)
を形成する程度まで、全構成体が加熱される。半田は若
干法がるが、その広がりは半田ストップ層3によって制
限され、半導体チップ5の表面張力により距離D1で停
止する。この距離D1は、基体lから酸化物層4の上面
までの距離D2よりも大きい。
と導体トラック2との間に固定半田接続部7(第5図)
を形成する程度まで、全構成体が加熱される。半田は若
干法がるが、その広がりは半田ストップ層3によって制
限され、半導体チップ5の表面張力により距離D1で停
止する。この距離D1は、基体lから酸化物層4の上面
までの距離D2よりも大きい。
金属半田ストップ層により正確に再現可能な厚みを非常
に容易に設定できるので、特に信頼性の高い回路が本発
明によって形成される。
に容易に設定できるので、特に信頼性の高い回路が本発
明によって形成される。
以上の技術に鑑み、本発明の多数の変更及び修正が可能
である。それ故、特許請求の範囲内で、上記とは別のや
り方で本発明を実施できることを理解されたい。
である。それ故、特許請求の範囲内で、上記とは別のや
り方で本発明を実施できることを理解されたい。
第1図ないし第5図は、本発明による電子回路を製造す
る種々の段階を示す図で、特に、第5図は、本発明によ
り完成した電子回路を示す図である。 1・・ 3・・ 4・・ 6・・ 7・・ 基体 2・・・導体トラック 半田ストップ層 酸化物層 5・・・半導体チップ 半田バンプ 半田接続部
る種々の段階を示す図で、特に、第5図は、本発明によ
り完成した電子回路を示す図である。 1・・ 3・・ 4・・ 6・・ 7・・ 基体 2・・・導体トラック 半田ストップ層 酸化物層 5・・・半導体チップ 半田バンプ 半田接続部
Claims (8)
- (1)上面と下面とを有し、複数の導体トラック(2)
が上面に付着されている基体(1)と、上記基体(1)
の上面からある距離(D1)のところに配置され、所与
の点における半田接続部(7)によって上記導体トラッ
ク(2)に電気的に接続された半導体チップ(5)と、 上記導体トラック(2)と基体(1)との間にあって、
上記半田接続部(7)を取り巻いている半田ストップ層
(3)とを具備する電子回路において、上記半田ストッ
プ層(3)は酸化可能な金属より成り、そして 上記半田ストップ層(3)は酸化物層(4)で表面が覆
われていることを特徴とする電子回路。 - (2)上記半田ストップ層(3)はニッケルより成り、
そして上記酸化物層(4)はニッケル酸化物より成る請
求項1に記載の電子回路。 - (3)請求項1に記載の電子回路を製造する方法におい
て、 基体(1)の上面に導体トラック(2)を設け、構造金
属層の形態の半田ストップ層(3)を導体トラック(2
)に付着し、 上記半田ストップ層(3)の表面に酸化によって酸化物
層(4)を形成し、 半田バンプ(6)が下面に設けられた半導体チップ(5
)を、これらバンプ(6)が導体トラック(2)上に来
るように配置しそして半田ストップ層(3)によって整
列し、そして 半導体チップ(5)と導体トラック(2)との間の半田
接続部(7)を上記バンプ(6)の加熱によって形成す
るという段階を備えたことを特徴とする方法。 - (4)上記半田ストップ層(3)は電気付着される請求
項3に記載の方法。 - (5)上記半田ストップ層(3)のための金属としてニ
ッケルが用いられる請求項4に記載の方法。 - (6)上記酸化物層(4)は熱酸化によって形成される
請求項5に記載の方法。 - (7)上記酸化物層(4)は、上記半田ストップ層(3
)に対するプラズマ作用によって形成される請求項5に
記載の方法。 - (8)上記酸化物層(4)は湿式化学酸化によって形成
される請求項5に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3824008.4 | 1988-07-15 | ||
| DE3824008A DE3824008A1 (de) | 1988-07-15 | 1988-07-15 | Elektronische schaltung sowie verfahren zu deren herstellung |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0273648A true JPH0273648A (ja) | 1990-03-13 |
Family
ID=6358738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1182375A Pending JPH0273648A (ja) | 1988-07-15 | 1989-07-14 | 電子回路及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4967313A (ja) |
| EP (1) | EP0358867A1 (ja) |
| JP (1) | JPH0273648A (ja) |
| DE (1) | DE3824008A1 (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69119952T2 (de) * | 1990-03-23 | 1997-01-02 | Motorola Inc | Oberflächenmontierbare Halbleitervorrichtung mit selbstbeladenen Lötverbindungen |
| JPH0423485A (ja) * | 1990-05-18 | 1992-01-27 | Cmk Corp | プリント配線板とその製造法 |
| DE4022545C2 (de) * | 1990-07-16 | 2002-08-08 | Siemens Ag | Verfahren zum Aufbringen von Lötkontaktstellen durch Tauchlöten auf eine Kontaktschicht eines Halbleiterchips |
| JP2841940B2 (ja) * | 1990-12-19 | 1998-12-24 | 富士電機株式会社 | 半導体素子 |
| US5279711A (en) * | 1991-07-01 | 1994-01-18 | International Business Machines Corporation | Chip attach and sealing method |
| DE4243356A1 (de) * | 1992-12-21 | 1994-06-23 | Siemens Ag | Bestückungsverfahren für eine Leiterplatte |
| US5525838A (en) * | 1993-04-08 | 1996-06-11 | Citizen Watch Co., Ltd. | Semiconductor device with flow preventing member |
| WO1994024694A1 (en) * | 1993-04-14 | 1994-10-27 | Amkor Electronics, Inc. | Interconnection of integrated circuit chip and substrate |
| JP2518508B2 (ja) * | 1993-04-14 | 1996-07-24 | 日本電気株式会社 | 半導体装置 |
| JP3194553B2 (ja) * | 1993-08-13 | 2001-07-30 | 富士通株式会社 | 半導体装置の製造方法 |
| DE19500655B4 (de) * | 1995-01-12 | 2004-02-12 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Chipträger-Anordnung zur Herstellung einer Chip-Gehäusung |
| US5620131A (en) * | 1995-06-15 | 1997-04-15 | Lucent Technologies Inc. | Method of solder bonding |
| US6148512A (en) * | 1996-04-22 | 2000-11-21 | Motorola, Inc. | Method for attaching an electronic device |
| US5784260A (en) * | 1996-05-29 | 1998-07-21 | International Business Machines Corporation | Structure for constraining the flow of encapsulant applied to an I/C chip on a substrate |
| DE19640213C1 (de) * | 1996-09-30 | 1998-03-05 | Siemens Ag | Speicheranordnung mit selbstjustierender nicht integrierter Kondensatoranordnung |
| US5795818A (en) * | 1996-12-06 | 1998-08-18 | Amkor Technology, Inc. | Integrated circuit chip to substrate interconnection and method |
| US5877560A (en) * | 1997-02-21 | 1999-03-02 | Raytheon Company | Flip chip microwave module and fabrication method |
| DE19712219A1 (de) * | 1997-03-24 | 1998-10-01 | Bosch Gmbh Robert | Verfahren zur Herstellung von Lothöckern definierter Größe |
| JP3003624B2 (ja) * | 1997-05-27 | 2000-01-31 | ソニー株式会社 | 半導体装置 |
| US6059173A (en) | 1998-03-05 | 2000-05-09 | International Business Machines Corporation | Micro grid array solder interconnection structure for second level packaging joining a module and printed circuit board |
| US6258627B1 (en) * | 1999-01-19 | 2001-07-10 | International Business Machines Corporation | Underfill preform interposer for joining chip to substrate |
| DE19945914C1 (de) * | 1999-09-24 | 2001-08-30 | Siemens Ag | Verfahren zur Erzeugung von präzisen Lötflächen auf einem Schaltungsträger, insbesondere Dünnfilm-Substrat |
| DE10238816B4 (de) | 2002-08-23 | 2008-01-10 | Qimonda Ag | Verfahren zur Herstellung von Anschlussbereichen einer integrierten Schaltung und integrierte Schaltung mit Anschlussbereichen |
| PT1679149E (pt) * | 2003-10-07 | 2012-07-02 | Senju Metal Industry Co | Esfera de solda isenta de chumbo |
| GB2520952A (en) * | 2013-12-04 | 2015-06-10 | Ibm | Flip-chip electronic device with carrier having heat dissipation elements free of solder mask |
| US9607959B2 (en) * | 2014-08-27 | 2017-03-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaging device having plural microstructures disposed proximate to die mounting region |
| US11139282B2 (en) | 2018-07-26 | 2021-10-05 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor package structure and method for manufacturing the same |
| DE102020129830A1 (de) | 2020-11-12 | 2022-05-12 | Endress+Hauser SE+Co. KG | Verfahren zum Auflöten mindestens eines ersten Bauelements auf eine Oberfläche einer ersten Leiterplatte |
| CN116013882A (zh) * | 2021-10-22 | 2023-04-25 | 讯芯电子科技(中山)有限公司 | 半导体封装装置和半导体封装装置制造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE27934E (en) * | 1971-08-12 | 1974-03-05 | Circuit structure | |
| JPS6026289B2 (ja) * | 1979-04-13 | 1985-06-22 | ソニー株式会社 | タンタルコンデンサ |
| JPS55156482U (ja) * | 1979-04-26 | 1980-11-11 | ||
| FR2541044A1 (fr) * | 1983-02-21 | 1984-08-17 | Ebauchesfabrik Eta Ag | Procede de montage d'une plaquette de circuit integre sur un substrat |
| JPS62263645A (ja) * | 1986-05-06 | 1987-11-16 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 電気的接点構造とその形成方法 |
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