JPH0225204B2 - - Google Patents
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- JPH0225204B2 JPH0225204B2 JP56179533A JP17953381A JPH0225204B2 JP H0225204 B2 JPH0225204 B2 JP H0225204B2 JP 56179533 A JP56179533 A JP 56179533A JP 17953381 A JP17953381 A JP 17953381A JP H0225204 B2 JPH0225204 B2 JP H0225204B2
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- JP
- Japan
- Prior art keywords
- input
- control device
- typewriter
- signal
- data
- Prior art date
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- Expired - Lifetime
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明はデバツクサポート装置、特に中央制御
装置、主記憶装置、入出力制御装置および入出力
装置を有する処理システムにおけるデバツグサポ
ート装置に関す。
装置、主記憶装置、入出力制御装置および入出力
装置を有する処理システムにおけるデバツグサポ
ート装置に関す。
第１図はこの種従来ある処理システムの構成例
を示す図である。第１図において、中央制御装置
１は主記憶装置２に格納されているプログラムを
構成する各命令を一語宛実行することにより、所
期の情報処理を実行する。かゝるプログラム、特
に前記処理システムの動作を制御するシステムプ
ログラムの正常性を検証する、所謂デバツク作業
時には、試験者は被検証プログラムを例えば数語
乃至数十語宛実行させる等の種々の実行条件を指
定するために、当該処理システムに設けられてい
るタイプライタ装置６からタイプライタ制御装置
５を介して各種指令を入力し、また中央制御装置
１からタイプライタ制御装置５を介してタイプラ
イタ装置６に出力される各種メツセージを観察し
乍ら処理状況を判断する。また試験者は、中央制
御装置１の近傍に設置されたコンソール盤３によ
り、中央制御装置１を構成する内部レジスタおよ
びフリツプフロツプ群（以後内部レジスタ類と総
称す）の動作状態を監視し、また前記内部レジス
タ類に所要のデータを設定し乍らデバツク作業を
実行する。第２図は中央制御装置１とコンソール
盤３とを接続する信号線３―１および１―３の構
成例を示す図であり、第３図はタイプライタ制御
装置５とタイプライタ装置６とを接続する信号線
６―５および５―６の構成例を示す図である。第
２図において、信号線３―１はコンソール盤３に
設けられている電鍵類の動作を中央制御装置１に
伝達し、また信号線１―３は中央制御装置１の内
部状態をコンソール盤３に設けられているランプ
類に表示する。例えば信号線３―１に内部レジス
タ類の選択信号Ｒ―SEL、設定すべきデータＳ―
DATAおよびデータ設定指示信号STRを送るこ
とにより、所望の内部レジスタ類に所期のデータ
を設定することが出来る。また前記選択信号Ｒ―
SELおよび表示指示信号DPLを信号線３―１に
送ることにより、所望の内部レジスタ類に設定さ
れているデータＲ―DATAが、信号線１―３か
ら返送され、コンソール盤３のランプ類に表示さ
れる。更に中央制御装置１を特定の命令実行時に
動作停止させて動作状態を監視するためには、該
特定命令の主記憶装置２内における格納アドレス
Ｓ―DATAおよびアドレスストツプ信号ASTP
を信号線に送る。更に起動信号STAおよび停止
信号STPは中央制御装置１の起動および停止を
制御し、また中央制御装置１の動作状態は動作表
示信号RUNにより表示される。次に第３図にお
いて、信号線６―５はタイプライタ装置６の電鍵
操作による割込要求信号REQ、打鍵文字Ｉ―
CRCおよび同期信号RSBがタイプライタ制御装
置５に伝達し、また信号線５―６はタイプライタ
制御装置５からの出力文字Ｏ―CRCおよび同期
信号WSBをタイプライタ装置６に伝達し、印字
出力させる。
を示す図である。第１図において、中央制御装置
１は主記憶装置２に格納されているプログラムを
構成する各命令を一語宛実行することにより、所
期の情報処理を実行する。かゝるプログラム、特
に前記処理システムの動作を制御するシステムプ
ログラムの正常性を検証する、所謂デバツク作業
時には、試験者は被検証プログラムを例えば数語
乃至数十語宛実行させる等の種々の実行条件を指
定するために、当該処理システムに設けられてい
るタイプライタ装置６からタイプライタ制御装置
５を介して各種指令を入力し、また中央制御装置
１からタイプライタ制御装置５を介してタイプラ
イタ装置６に出力される各種メツセージを観察し
乍ら処理状況を判断する。また試験者は、中央制
御装置１の近傍に設置されたコンソール盤３によ
り、中央制御装置１を構成する内部レジスタおよ
びフリツプフロツプ群（以後内部レジスタ類と総
称す）の動作状態を監視し、また前記内部レジス
タ類に所要のデータを設定し乍らデバツク作業を
実行する。第２図は中央制御装置１とコンソール
盤３とを接続する信号線３―１および１―３の構
成例を示す図であり、第３図はタイプライタ制御
装置５とタイプライタ装置６とを接続する信号線
６―５および５―６の構成例を示す図である。第
２図において、信号線３―１はコンソール盤３に
設けられている電鍵類の動作を中央制御装置１に
伝達し、また信号線１―３は中央制御装置１の内
部状態をコンソール盤３に設けられているランプ
類に表示する。例えば信号線３―１に内部レジス
タ類の選択信号Ｒ―SEL、設定すべきデータＳ―
DATAおよびデータ設定指示信号STRを送るこ
とにより、所望の内部レジスタ類に所期のデータ
を設定することが出来る。また前記選択信号Ｒ―
SELおよび表示指示信号DPLを信号線３―１に
送ることにより、所望の内部レジスタ類に設定さ
れているデータＲ―DATAが、信号線１―３か
ら返送され、コンソール盤３のランプ類に表示さ
れる。更に中央制御装置１を特定の命令実行時に
動作停止させて動作状態を監視するためには、該
特定命令の主記憶装置２内における格納アドレス
Ｓ―DATAおよびアドレスストツプ信号ASTP
を信号線に送る。更に起動信号STAおよび停止
信号STPは中央制御装置１の起動および停止を
制御し、また中央制御装置１の動作状態は動作表
示信号RUNにより表示される。次に第３図にお
いて、信号線６―５はタイプライタ装置６の電鍵
操作による割込要求信号REQ、打鍵文字Ｉ―
CRCおよび同期信号RSBがタイプライタ制御装
置５に伝達し、また信号線５―６はタイプライタ
制御装置５からの出力文字Ｏ―CRCおよび同期
信号WSBをタイプライタ装置６に伝達し、印字
出力させる。
以上の説明から明らかな如く、従来ある処理シ
ステムにおいては、試験者はプログラムのデバツ
グ作業時にタイプライタ装置６およびコンソール
盤３の間を何度も往復せねばならず作業効率も低
下し、そのために慌てゝ誤操作も起し易い。
ステムにおいては、試験者はプログラムのデバツ
グ作業時にタイプライタ装置６およびコンソール
盤３の間を何度も往復せねばならず作業効率も低
下し、そのために慌てゝ誤操作も起し易い。
本発明の目的は、前記の如き従来ある処理シス
テムによるデバツグ作業の欠点を除去し、プログ
ラムのデバツグ作業の効率を向上させる手段を処
理システムに提供することにある。
テムによるデバツグ作業の欠点を除去し、プログ
ラムのデバツグ作業の効率を向上させる手段を処
理システムに提供することにある。
この目的は、中央制御装置と、該中央制御装置
との間で入出力制御装置を介して情報を授受する
入出力装置とを有する処理システムにおいて、前
記入出力制御装置と入出力装置との間に挿入され
ると共に前記中央制御装置に対して直接接続さ
れ、前記入出力装置から入力される識別情報を解
析し、該識別情報が前記入出力制御装置を介する
情報の転送を示す場合には、続いて前記入出力装
置から入力される情報を前記入出力制御装置を介
して前記中央制御装置に転送させ、前記識別情報
が情報の直接転送を示す場合には、続いて前記入
出力装置から入力される情報を直接前記中央制御
装置に転送させる手段を具備することにより達成
される。
との間で入出力制御装置を介して情報を授受する
入出力装置とを有する処理システムにおいて、前
記入出力制御装置と入出力装置との間に挿入され
ると共に前記中央制御装置に対して直接接続さ
れ、前記入出力装置から入力される識別情報を解
析し、該識別情報が前記入出力制御装置を介する
情報の転送を示す場合には、続いて前記入出力装
置から入力される情報を前記入出力制御装置を介
して前記中央制御装置に転送させ、前記識別情報
が情報の直接転送を示す場合には、続いて前記入
出力装置から入力される情報を直接前記中央制御
装置に転送させる手段を具備することにより達成
される。
以下、本発明の一実施例を第４図および第５図
により説明する。第４図は本発明の一実施例によ
るデバツグサポート装置を設けた処理システムの
構成例を示す図であり、第５図は本発明の一実施
例によるデバツグサポート装置の構成を示す図で
ある。なお、全図を通じて同一符号は同一対象物
を示す。第４図の第１図と異なる点は、コンソー
ル盤３（第１図）が設けられず、その代りにタイ
プライタ装置６がデバツグサポート装置１３を介
してタイプライタ制御装置５のみならず中央制御
装置１にも接続されている点にある。第４図にお
いてデバツグサポート装置１３と中央制御装置１
とを接続する信号線３―１′および１―３′は、第
１図において中央制御装置１とコンソール盤３と
を接続する信号線３―１および１―３と同一構成
を有し、またデバツグサポート装置１３とタイプ
ライタ制御装置５およびタイプライタ装置６とを
それぞれ接続する信号線６―５′，５―６′および
６―５″，５―６″は、第１図においてタイプライ
タ制御装置５とタイプライタ装置６とを接続する
信号線６―５および５―６と同一構成を有する。
次に第５図において、タイプライタ制御装置５か
ら信号線５―６′を介してデバツグサポート装置
１３に伝達される出力文字Ｏ―CRCおよび同期
信号WSBは、タイプライタ制御装置インタフエ
イス部１３１、タイプライタ制御部１３２および
信号線５―６″を経由してタイプライタ装置６に
伝達され、印字出力される。一方タイプライタ装
置６から信号線６―５″を介して割込要求信号
REQに続き、タイプライタ制御装置５へ入力す
るための識別文字￥が打鍵文字Ｉ―CRCとして
同期信号RSBと共にデバツグサポート装置１３
に伝達されると、タイプライタ制御部１３２は該
識別文字￥を文字識別部１３３に送る。文字識別
部１３３は該識別文字￥を受信すると、以後信号
線６―５″を介して伝達される打鍵文字Ｉ―CRC
をタイプライタ制御部１３２、タイプライタ制御
装置インタフエイス部１３１および信号線６―
５′を経由してタイプライタ制御装置５に伝達さ
せる。他方タイプライタ装置６から信号線６―
５″を介して割込要求信号REQに続き、中央制御
装置１へ入力するための識別文字＄が打鍵文字と
して同期信号RSBと共にデバツグサポート装置
１３に伝達されると、タイプライタ制御部１３２
は該識別文字＄を文字識別部１３３に送る。文字
識別部１３３は該識別文字＄を受信すると、以後
信号線６―５″を介して伝達される打鍵文字Ｉ―
CRCをタイプライタ制御部１３２を経由してコ
ンソール制御部１３４に伝達させる。コンソール
制御部１３４は受信する打鍵文字Ｉ―CRCの列
を蓄積並びに分析し、第１図におけるコンソール
盤３から中央制御装置１に伝達されたと同一の信
号構成に変換して、信号線３―１′を介して中央
制御装置１に伝達する。例えばタイプライタ装置
６から識別文字＄に続き、STR R2、4B57／な
る打鍵文字Ｉ―CRC列が伝達されると、コンソ
ール制御部１３４は最初の３文字STRを分析し
てデータ設定指示信号STRを信号線３―１′に設
定、続く２文字R2を分析してレジスタＲ２を指
定する選択信号Ｒ―SELを信号３―１′に設定、
以後の４文字4B57をレジスタＲ２に設定すべき
16進表示されたデータＳ―DATAとして信号線
３―１′に設定した後、中央制御装置１に伝達す
る。同様に、タイプライタ装置６から識別文字
＄に続き、DPL R7／なる打鍵文字Ｉ―CRC列が
伝達されると、コンソール制御部１３４は最初の
３文字DPLおよび続く２文字R7を分析して、表
示指示信号DPLおよびレジスタＲ７を指定する
選択信号Ｒ―SELを信号線３―１′に設定し中央
制御装置１に伝達する。一方、表示指示信号
DPLおよびレジスタＲ７を指定する選択信号Ｒ
―SELを受信した中央制御装置１が、該レジスタ
Ｒ７に設定されているデータＲ―DATAを信号
線１―３′を介してデバツグサポート装置１３に
伝達すると、コンソール制御部１３４は２進表示
されたデータＲ―DATAを16進表示の出力文字
Ｏ―CRCに変換して、同期信号WSBと共にタイ
プライタ制御部１３２および信号線５―６″を経
由してタイプライタ装置６に伝達し、印文出力さ
せる。更にタイプライタ装置６から識別文字＄に
続き、DPL MM，1000，10／なる打鍵文字Ｉ―
CRC列が伝達されると、コンソール制御部１３
４は最初の３文字DPLを表示指示信号DPLに、
続く２文字MMを主記憶装置２を指定する選択信
号Ｒ―SELに、更に続く４文字1000を主記憶装置
２の読取りアドレスを指定するデータＳ―
DATAに変換して、信号線３―１′を介して中央
制御装置１に伝達し、中央制御装置１が主記憶装
置１のアドレス1000から読取つたデータＲ―
DATAを信号線１―３′を介して返送すると、コ
ンソール制御部１３４は前記４文字1000に１を加
算した1001を主記憶装置２の読取りアドレスを指
定するデータＳ―DATAに変換し、表示指示信
号DPLおよび主記憶装置２の選択信号Ｒ―SEL
と共に信号線３―１′を介して中央制御装置１に
伝達し、主記憶装置１のアドレス1001から読取つ
たデータＲ−DATAを受信する。以下同様にし
て、コンソール制御部１３４は読取りアドレスに
１宛加算しては中央制御装置１に主記憶装置２か
らデータを読取らせ、タイプライタ装置６から受
信した打鍵文字Ｉ―CRC列の最初２文字10によ
り指定された回数繰返えした後、動作を停止す
る。
により説明する。第４図は本発明の一実施例によ
るデバツグサポート装置を設けた処理システムの
構成例を示す図であり、第５図は本発明の一実施
例によるデバツグサポート装置の構成を示す図で
ある。なお、全図を通じて同一符号は同一対象物
を示す。第４図の第１図と異なる点は、コンソー
ル盤３（第１図）が設けられず、その代りにタイ
プライタ装置６がデバツグサポート装置１３を介
してタイプライタ制御装置５のみならず中央制御
装置１にも接続されている点にある。第４図にお
いてデバツグサポート装置１３と中央制御装置１
とを接続する信号線３―１′および１―３′は、第
１図において中央制御装置１とコンソール盤３と
を接続する信号線３―１および１―３と同一構成
を有し、またデバツグサポート装置１３とタイプ
ライタ制御装置５およびタイプライタ装置６とを
それぞれ接続する信号線６―５′，５―６′および
６―５″，５―６″は、第１図においてタイプライ
タ制御装置５とタイプライタ装置６とを接続する
信号線６―５および５―６と同一構成を有する。
次に第５図において、タイプライタ制御装置５か
ら信号線５―６′を介してデバツグサポート装置
１３に伝達される出力文字Ｏ―CRCおよび同期
信号WSBは、タイプライタ制御装置インタフエ
イス部１３１、タイプライタ制御部１３２および
信号線５―６″を経由してタイプライタ装置６に
伝達され、印字出力される。一方タイプライタ装
置６から信号線６―５″を介して割込要求信号
REQに続き、タイプライタ制御装置５へ入力す
るための識別文字￥が打鍵文字Ｉ―CRCとして
同期信号RSBと共にデバツグサポート装置１３
に伝達されると、タイプライタ制御部１３２は該
識別文字￥を文字識別部１３３に送る。文字識別
部１３３は該識別文字￥を受信すると、以後信号
線６―５″を介して伝達される打鍵文字Ｉ―CRC
をタイプライタ制御部１３２、タイプライタ制御
装置インタフエイス部１３１および信号線６―
５′を経由してタイプライタ制御装置５に伝達さ
せる。他方タイプライタ装置６から信号線６―
５″を介して割込要求信号REQに続き、中央制御
装置１へ入力するための識別文字＄が打鍵文字と
して同期信号RSBと共にデバツグサポート装置
１３に伝達されると、タイプライタ制御部１３２
は該識別文字＄を文字識別部１３３に送る。文字
識別部１３３は該識別文字＄を受信すると、以後
信号線６―５″を介して伝達される打鍵文字Ｉ―
CRCをタイプライタ制御部１３２を経由してコ
ンソール制御部１３４に伝達させる。コンソール
制御部１３４は受信する打鍵文字Ｉ―CRCの列
を蓄積並びに分析し、第１図におけるコンソール
盤３から中央制御装置１に伝達されたと同一の信
号構成に変換して、信号線３―１′を介して中央
制御装置１に伝達する。例えばタイプライタ装置
６から識別文字＄に続き、STR R2、4B57／な
る打鍵文字Ｉ―CRC列が伝達されると、コンソ
ール制御部１３４は最初の３文字STRを分析し
てデータ設定指示信号STRを信号線３―１′に設
定、続く２文字R2を分析してレジスタＲ２を指
定する選択信号Ｒ―SELを信号３―１′に設定、
以後の４文字4B57をレジスタＲ２に設定すべき
16進表示されたデータＳ―DATAとして信号線
３―１′に設定した後、中央制御装置１に伝達す
る。同様に、タイプライタ装置６から識別文字
＄に続き、DPL R7／なる打鍵文字Ｉ―CRC列が
伝達されると、コンソール制御部１３４は最初の
３文字DPLおよび続く２文字R7を分析して、表
示指示信号DPLおよびレジスタＲ７を指定する
選択信号Ｒ―SELを信号線３―１′に設定し中央
制御装置１に伝達する。一方、表示指示信号
DPLおよびレジスタＲ７を指定する選択信号Ｒ
―SELを受信した中央制御装置１が、該レジスタ
Ｒ７に設定されているデータＲ―DATAを信号
線１―３′を介してデバツグサポート装置１３に
伝達すると、コンソール制御部１３４は２進表示
されたデータＲ―DATAを16進表示の出力文字
Ｏ―CRCに変換して、同期信号WSBと共にタイ
プライタ制御部１３２および信号線５―６″を経
由してタイプライタ装置６に伝達し、印文出力さ
せる。更にタイプライタ装置６から識別文字＄に
続き、DPL MM，1000，10／なる打鍵文字Ｉ―
CRC列が伝達されると、コンソール制御部１３
４は最初の３文字DPLを表示指示信号DPLに、
続く２文字MMを主記憶装置２を指定する選択信
号Ｒ―SELに、更に続く４文字1000を主記憶装置
２の読取りアドレスを指定するデータＳ―
DATAに変換して、信号線３―１′を介して中央
制御装置１に伝達し、中央制御装置１が主記憶装
置１のアドレス1000から読取つたデータＲ―
DATAを信号線１―３′を介して返送すると、コ
ンソール制御部１３４は前記４文字1000に１を加
算した1001を主記憶装置２の読取りアドレスを指
定するデータＳ―DATAに変換し、表示指示信
号DPLおよび主記憶装置２の選択信号Ｒ―SEL
と共に信号線３―１′を介して中央制御装置１に
伝達し、主記憶装置１のアドレス1001から読取つ
たデータＲ−DATAを受信する。以下同様にし
て、コンソール制御部１３４は読取りアドレスに
１宛加算しては中央制御装置１に主記憶装置２か
らデータを読取らせ、タイプライタ装置６から受
信した打鍵文字Ｉ―CRC列の最初２文字10によ
り指定された回数繰返えした後、動作を停止す
る。
以上の説明から明らかな如く、本実施例によれ
ば、試験者はタイプライタ装置６のみを操作する
ことにより、プログラムのデバツグ作業を実施す
ることが出来る。特に主記憶装置２の任意アドレ
ス1000から連続10アドレスに格納されているデー
タＲ―DATAを、タイプライタ装置６から一組
の打鍵文字Ｉ―CRC列＄DPL MM，1000，10を
入力するのみで、順次タイプライタ装置６に印字
出力させることが出来る。
ば、試験者はタイプライタ装置６のみを操作する
ことにより、プログラムのデバツグ作業を実施す
ることが出来る。特に主記憶装置２の任意アドレ
ス1000から連続10アドレスに格納されているデー
タＲ―DATAを、タイプライタ装置６から一組
の打鍵文字Ｉ―CRC列＄DPL MM，1000，10を
入力するのみで、順次タイプライタ装置６に印字
出力させることが出来る。
なお、第４図および第５図はあく迄本発明の一
実施例に過ぎず、例えば信号線３―１′，１―
３′，６―５′，５―６′，６―５″および５―６″
の構成は図示されるものに限定されることは無
く、他に幾多の変形が考慮されるが、何れの場合
にも本発明の効果は変らない。また打鍵文字の入
力および出力文字の出力を行う入出力装置はタイ
プライタ装置６に限定されることは無く、例えば
電鍵盤および印刷装置を併用したデイスプレイ装
置等、他に幾多の変形が考慮されるが、何れの場
合にも本発明の効果は変らない。更に本発明の対
象となる処理システムの構成は、図示されるもの
に限定されぬことは言う迄もない。
実施例に過ぎず、例えば信号線３―１′，１―
３′，６―５′，５―６′，６―５″および５―６″
の構成は図示されるものに限定されることは無
く、他に幾多の変形が考慮されるが、何れの場合
にも本発明の効果は変らない。また打鍵文字の入
力および出力文字の出力を行う入出力装置はタイ
プライタ装置６に限定されることは無く、例えば
電鍵盤および印刷装置を併用したデイスプレイ装
置等、他に幾多の変形が考慮されるが、何れの場
合にも本発明の効果は変らない。更に本発明の対
象となる処理システムの構成は、図示されるもの
に限定されぬことは言う迄もない。
以上、本発明によれば、前記処理システムによ
るプログラムのデバツグ作業が例えばタイプライ
タ装置等の入出力装置のみを用いて可能となり、
また一連の複合動作を一組の指令により実施させ
ることも可能となり、操作性も向上し、デバツグ
作業の効率も向上する。
るプログラムのデバツグ作業が例えばタイプライ
タ装置等の入出力装置のみを用いて可能となり、
また一連の複合動作を一組の指令により実施させ
ることも可能となり、操作性も向上し、デバツグ
作業の効率も向上する。
第１図は従来ある処理システムの構成を示す
図、第２図は中央制御装置とコンソール盤とを接
続する信号線の構成例を示す図、第３図はタイプ
ライタ制御装置とタイプライタ装置とを接続する
信号線の構成例を示す図、第４図は本発明の一実
施例によるデバツグサポート装置を設けた処理シ
ステムの構成例を示す図、第５図は本発明の一実
施例によるデバツグサポート装置の構成を示す図
である。 図において、１は中央制御装置、２は主記憶装
置、３はコンソール盤、４はデータチヤネル装
置、５はタイプライタ制御装置、６はタイプライ
タ装置、７は磁気テープ制御装置、８は磁気テー
プ装置、９はデイスクパツク制御装置、１０はデ
イスクパツク装置、１１はラインプリンタ制御装
置、１２はラインプリンタ装置、１３はデバツグ
サポート装置、１３１はタイプライタ制御装置イ
ンタフエイス部、１３２はタイプライタ制御部１
３２，１３３は文字識別部、１３４はコンソール
制御部、３―１，１―３，３―１′，１―３′，６
―５，５―６，６―５′，５―６′，６―５″およ
び５―６″は信号線、REQは割込要求信号、RSB
およびWSBは同期信号、Ｉ―CRCは打鍵文字、
Ｏ―CRCは出力文字、Ｒ―SELは選択信号、Ｓ
―DATAおよびＲ―DATAはデータ、STRはデ
ータ設定指示信号、DPLは表示指示信号、
ASTPはアドレスストツプ信号、STAは起動信
号、STPは停止信号、RUNは動作表示信号、を
示す。
図、第２図は中央制御装置とコンソール盤とを接
続する信号線の構成例を示す図、第３図はタイプ
ライタ制御装置とタイプライタ装置とを接続する
信号線の構成例を示す図、第４図は本発明の一実
施例によるデバツグサポート装置を設けた処理シ
ステムの構成例を示す図、第５図は本発明の一実
施例によるデバツグサポート装置の構成を示す図
である。 図において、１は中央制御装置、２は主記憶装
置、３はコンソール盤、４はデータチヤネル装
置、５はタイプライタ制御装置、６はタイプライ
タ装置、７は磁気テープ制御装置、８は磁気テー
プ装置、９はデイスクパツク制御装置、１０はデ
イスクパツク装置、１１はラインプリンタ制御装
置、１２はラインプリンタ装置、１３はデバツグ
サポート装置、１３１はタイプライタ制御装置イ
ンタフエイス部、１３２はタイプライタ制御部１
３２，１３３は文字識別部、１３４はコンソール
制御部、３―１，１―３，３―１′，１―３′，６
―５，５―６，６―５′，５―６′，６―５″およ
び５―６″は信号線、REQは割込要求信号、RSB
およびWSBは同期信号、Ｉ―CRCは打鍵文字、
Ｏ―CRCは出力文字、Ｒ―SELは選択信号、Ｓ
―DATAおよびＲ―DATAはデータ、STRはデ
ータ設定指示信号、DPLは表示指示信号、
ASTPはアドレスストツプ信号、STAは起動信
号、STPは停止信号、RUNは動作表示信号、を
示す。
Claims (1)
- １ 中央制御装置と、該中央制御装置との間で入
出力制御装置を介して情報を授受する入出力装置
とを有する処理システムにおいて、前記入出力制
御装置と入出力装置との間に挿入されると共に前
記中央制御装置に対して直接接続され、前記入出
力装置から入力される識別情報を解析し、該識別
情報が前記入出力制御装置を介する情報の転送を
示す場合には、続いて前記入出力装置から入力さ
れる情報を前記入出力制御装置を介して前記中央
制御装置に転送させ、前記識別情報が情報の直接
転送を示す場合には、続いて前記入出力装置から
入力される情報を直接前記中央制御装置に転送さ
せる手段を具備することを特徴とするデバツグサ
ポート装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56179533A JPS5880752A (ja) | 1981-11-09 | 1981-11-09 | デバッグサポート装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56179533A JPS5880752A (ja) | 1981-11-09 | 1981-11-09 | デバッグサポート装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5880752A JPS5880752A (ja) | 1983-05-14 |
| JPH0225204B2 true JPH0225204B2 (ja) | 1990-06-01 |
Family
ID=16067413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56179533A Granted JPS5880752A (ja) | 1981-11-09 | 1981-11-09 | デバッグサポート装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5880752A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62144252A (ja) * | 1985-12-18 | 1987-06-27 | Yokogawa Electric Corp | マイクロプロセツサデバツグ装置 |
| JPH04299744A (ja) * | 1991-03-28 | 1992-10-22 | Mitsubishi Electric Corp | インタプリタ形言語によるプログラムのデバッグ方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53113443A (en) * | 1977-03-15 | 1978-10-03 | Toshiba Corp | Information processing system |
-
1981
- 1981-11-09 JP JP56179533A patent/JPS5880752A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5880752A (ja) | 1983-05-14 |
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