JPH02252243A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02252243A JPH02252243A JP1074212A JP7421289A JPH02252243A JP H02252243 A JPH02252243 A JP H02252243A JP 1074212 A JP1074212 A JP 1074212A JP 7421289 A JP7421289 A JP 7421289A JP H02252243 A JPH02252243 A JP H02252243A
- Authority
- JP
- Japan
- Prior art keywords
- type
- buried layer
- layer
- bipolar transistor
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置、特にＭＯＳＦＥＴとバイポーラ
トランジスタとが同一基板上に混在する半導体装置に関
する。
トランジスタとが同一基板上に混在する半導体装置に関
する。
［従来の技術］
縦型ＰＮＰバイポーラトランジスタと、ＮチャンネルＭ
Ｏ８ＦＥＴＳ ＰチャンネルＭＯ８ＦＥＴとを同一基板
上に形成した従来の半導体装置の構造断面図を第３図に
示す。
Ｏ８ＦＥＴＳ ＰチャンネルＭＯ８ＦＥＴとを同一基板
上に形成した従来の半導体装置の構造断面図を第３図に
示す。
Ｐ型基板３０１にＰ型埋め込み層３０２およびＮ型埋め
込み層３０３が形成されており、その上部にＮ型エピタ
キシャル層３０４が形成されている。
込み層３０３が形成されており、その上部にＮ型エピタ
キシャル層３０４が形成されている。
縦型ＰＮＰバイポーラトランジスタは、Ｐ型基板３０１
およびＰ型埋め込み層３０２をコレクタとし、Ｎ型エピ
タキシャル層３０４をベースとし、Ｎ型エピタキシャル
層３０４の表面にＰチャンネルＭＯ８ＦＥＴのソース、
ドレインと同時に形成されたＰ型拡散層３０５をエミ
ッタとして構成されている。
およびＰ型埋め込み層３０２をコレクタとし、Ｎ型エピ
タキシャル層３０４をベースとし、Ｎ型エピタキシャル
層３０４の表面にＰチャンネルＭＯ８ＦＥＴのソース、
ドレインと同時に形成されたＰ型拡散層３０５をエミ
ッタとして構成されている。
ＰチャンネルＭＯＳ Ｆ Ｅ Ｔは、Ｎ型埋め込み層３
０３上のＮ型エピタキシャル層３０４の表面に形成され
たゲート酸化膜３０６、ゲート電極３０７、ソース、ド
レイン３０８により構成されている。
０３上のＮ型エピタキシャル層３０４の表面に形成され
たゲート酸化膜３０６、ゲート電極３０７、ソース、ド
レイン３０８により構成されている。
ＮチャンネルＭＯ８ＦＥＴは、Ｐ型埋め込み層３０２上
のＮ型エピタキシャル層３０４内に形成されたＰ型ウェ
ル３０９の表面に形成されたゲート酸化膜３０６、ゲー
ト電極３０７、ソース、ドレイン３１０により構成され
ている。
のＮ型エピタキシャル層３０４内に形成されたＰ型ウェ
ル３０９の表面に形成されたゲート酸化膜３０６、ゲー
ト電極３０７、ソース、ドレイン３１０により構成され
ている。
［発明が解決しようとする課題］
バイポーラトランジスタにおいては、動作スピードを向
上させるために、コレクタ抵抗を下げて負荷を低減する
ことが必要であり、そのため番；縦型バイポーラトラン
ジスタにおいては埋め込み層の不純物濃度を濃くする必
要がある。しかし前記のような従来構造のバイポーラト
ランジスタでは、埋め込み層の不純物濃度を濃くするほ
どプロセス中の熱処理によって埋め込み層の不純物が上
方拡散し、エミッタと埋め込み層との間のバンチスルー
耐圧が低下してしまうという問題点を有していた。
上させるために、コレクタ抵抗を下げて負荷を低減する
ことが必要であり、そのため番；縦型バイポーラトラン
ジスタにおいては埋め込み層の不純物濃度を濃くする必
要がある。しかし前記のような従来構造のバイポーラト
ランジスタでは、埋め込み層の不純物濃度を濃くするほ
どプロセス中の熱処理によって埋め込み層の不純物が上
方拡散し、エミッタと埋め込み層との間のバンチスルー
耐圧が低下してしまうという問題点を有していた。
また、ＭＯＳＦＥＴが形成されている領域の半導体基板
内に埋め込み層が形成されている場合においても、埋め
込み層の上方拡散によりＭＯＳＦＥＴのしきい値電圧が
変化してしまうという問題点を有していた。
内に埋め込み層が形成されている場合においても、埋め
込み層の上方拡散によりＭＯＳＦＥＴのしきい値電圧が
変化してしまうという問題点を有していた。
そこで、本発明はこのような課題を解決しようとするも
ので、その目的とするところは、半導体基板の一表面に
ＭＯＳ Ｆ Ｅ Ｔとバイポーラトランジスタとが形成
されている半導体装置において、コレクタの抵抗値を下
げるために、埋め込み層の不純物濃度を湯＜シても、バ
イポーラトランジスタのエミッタとコレクタ間のパンチ
スルー耐圧が下がらず、かつＭＯＳＦＥＴのしきい値電
圧が変化しない半導体装置を提供するところにある。
ので、その目的とするところは、半導体基板の一表面に
ＭＯＳ Ｆ Ｅ Ｔとバイポーラトランジスタとが形成
されている半導体装置において、コレクタの抵抗値を下
げるために、埋め込み層の不純物濃度を湯＜シても、バ
イポーラトランジスタのエミッタとコレクタ間のパンチ
スルー耐圧が下がらず、かつＭＯＳＦＥＴのしきい値電
圧が変化しない半導体装置を提供するところにある。
〔課題を解決するための手段］
本発明の半導体装置は、半導体基板の一表面に、ＭＯＳ
ＦＥＴとバイポーラトランジスタとが形成されている半
導体装置において、少なくともバイポーラトランジスタ
が形成されてｉる領域の半導体基板内には埋め込み層が
形成されており、前記バイポーラトランジスタ領域の埋
め込み層のうち、少なくとも一つのバイポーラトランジ
スタの、エミッタに対向する部分の埋め込み層の濃度が
、前記エミッタを除いた部分と対向する埋め込み層の濃
度より薄いことを特徴とする。
ＦＥＴとバイポーラトランジスタとが形成されている半
導体装置において、少なくともバイポーラトランジスタ
が形成されてｉる領域の半導体基板内には埋め込み層が
形成されており、前記バイポーラトランジスタ領域の埋
め込み層のうち、少なくとも一つのバイポーラトランジ
スタの、エミッタに対向する部分の埋め込み層の濃度が
、前記エミッタを除いた部分と対向する埋め込み層の濃
度より薄いことを特徴とする。
また、本発明の半導体装置は、特許請求の範囲第１項に
お１）て、ＭＯＳＦＥＴが形成されている領域の半導体
基板内に埋め込み層が形成されており、少なくとも一つ
のＭＯＳＦＥＴの、ゲート電極に対向する部分の埋め込
み層の濃度が、前記ゲート電極を除いた部分と対向する
埋め込み層の濃度より薄いことを特徴とする。
お１）て、ＭＯＳＦＥＴが形成されている領域の半導体
基板内に埋め込み層が形成されており、少なくとも一つ
のＭＯＳＦＥＴの、ゲート電極に対向する部分の埋め込
み層の濃度が、前記ゲート電極を除いた部分と対向する
埋め込み層の濃度より薄いことを特徴とする。
［実施例］
以下、本発明の実施例を図面により詳細に説明する。
第１図は、本発明による半導体装置の構造断面図であり
、縦型ＰＮＰバイポーラトランジスタと、Ｎチャンネル
ＭＯ８ＦＥＴ、ＰチャンネルＭＯ８ＦＥＴとを同一基板
上に形成したＢｉＣＭＯ８構造の半導体装置である。
、縦型ＰＮＰバイポーラトランジスタと、Ｎチャンネル
ＭＯ８ＦＥＴ、ＰチャンネルＭＯ８ＦＥＴとを同一基板
上に形成したＢｉＣＭＯ８構造の半導体装置である。
、第１のＰ型埋め込み層１０１．第１のＰ型埋め込み層
１０１よりも不純物濃度の薄い第２のＰ型埋め込み層１
０２．第１のＮ型埋め込み層１０３゜第１のＮ型埋め込
み層１０３よりも不純物濃度の薄い第２のＮ型埋め込み
層１０４が、その主表面に部分的に形成されているＰ型
半導体基板１０５上にＮ型エピタキシャル層１０６が形
成されている。 縦型ＰＮＰバイポーラトランジスタ
１０７は、Ｎ型エピタキシャル層１０６の表面領域にＰ
チャンネルＭＯ８ＦＥＴのソース、 ドレインと同時に
形成されたＰ型不純物層１０８をエミッタとし、Ｎ型エ
ピタキシャル層１０６をペースとし、第１のＰ型埋め込
み層１０１及び第２のＰ型埋め込み層１０２をコレクタ
として構成されている。
１０１よりも不純物濃度の薄い第２のＰ型埋め込み層１
０２．第１のＮ型埋め込み層１０３゜第１のＮ型埋め込
み層１０３よりも不純物濃度の薄い第２のＮ型埋め込み
層１０４が、その主表面に部分的に形成されているＰ型
半導体基板１０５上にＮ型エピタキシャル層１０６が形
成されている。 縦型ＰＮＰバイポーラトランジスタ
１０７は、Ｎ型エピタキシャル層１０６の表面領域にＰ
チャンネルＭＯ８ＦＥＴのソース、 ドレインと同時に
形成されたＰ型不純物層１０８をエミッタとし、Ｎ型エ
ピタキシャル層１０６をペースとし、第１のＰ型埋め込
み層１０１及び第２のＰ型埋め込み層１０２をコレクタ
として構成されている。
ここで、エミッタに対向する部分には第２のＰ型埋め込
み層１０２が形成されており、前記エミッタを除いた部
分と対向する部分には第１のＰ型埋め込み層１０１が形
成されている。
み層１０２が形成されており、前記エミッタを除いた部
分と対向する部分には第１のＰ型埋め込み層１０１が形
成されている。
ＰチャンネルＭＯ８ＦＥＴ１０９は、第１のＮ型埋め込
み層１０３及び第２のＮ型埋め込み層１０４上のＮ型エ
ピタキシャル層１０６の表面に、ゲート酸化膜１１０、
ゲート電極１１１、ソース。
み層１０３及び第２のＮ型埋め込み層１０４上のＮ型エ
ピタキシャル層１０６の表面に、ゲート酸化膜１１０、
ゲート電極１１１、ソース。
ドレイン１１２により構成されている。ここで、ゲート
電極１１１に対向する部分には第２のＮ型埋め込み層１
０４が、前記ゲート電極を除いた部分と対向する部分に
は第１のＮ型埋め込み層１０３が形成されている。
電極１１１に対向する部分には第２のＮ型埋め込み層１
０４が、前記ゲート電極を除いた部分と対向する部分に
は第１のＮ型埋め込み層１０３が形成されている。
ＮチャンネルＭＯ８ＦＥＴ１１３は、第１のＰ型埋め込
み層１０１及び第２のＰ型埋め込み層１０２上のＮ型エ
ピタキシャル層１０６内に形成されたＰ型ウェル１１４
の表面に、ゲート酸化ｌｌ１１０、ゲート電極１１５、
ソース、 ドレイン１１６により構成されている。ここ
で、ゲート電極１１５に対向する部分には第２のＰ型埋
め込み層１０２が、前記ゲート電極１１５を除く部分と
対向する部分には第１のＰ型埋め込み層１０１が、それ
ぞれ形成されている。
み層１０１及び第２のＰ型埋め込み層１０２上のＮ型エ
ピタキシャル層１０６内に形成されたＰ型ウェル１１４
の表面に、ゲート酸化ｌｌ１１０、ゲート電極１１５、
ソース、 ドレイン１１６により構成されている。ここ
で、ゲート電極１１５に対向する部分には第２のＰ型埋
め込み層１０２が、前記ゲート電極１１５を除く部分と
対向する部分には第１のＰ型埋め込み層１０１が、それ
ぞれ形成されている。
次に、本発明め半導体装置の製造方法の一実施例を第２
図（ａ）〜（ｆ）に基づき説明する。
図（ａ）〜（ｆ）に基づき説明する。
まず、第２図（ａ）のように、Ｐ型シリコン基板２０１
の一生表面に、第１のＮ型不純物層２０２及び、第１の
Ｐ型不純物層２０３を、選択的に形成する。Ｎ型不純物
層２０２は、例えば砒素イオンを８０ＫｅＶのエネルギ
ーでｌＸｌ０”／ｃ＃イオン打ち込みする事で形成する
。Ｐ型不純物層２０３は、例えばボロンイオンを１５０
ＫｅＶのエネルギーでｌＸｌ０”／ｅ＋／イオン打ち込
みする事で形成する。
の一生表面に、第１のＮ型不純物層２０２及び、第１の
Ｐ型不純物層２０３を、選択的に形成する。Ｎ型不純物
層２０２は、例えば砒素イオンを８０ＫｅＶのエネルギ
ーでｌＸｌ０”／ｃ＃イオン打ち込みする事で形成する
。Ｐ型不純物層２０３は、例えばボロンイオンを１５０
ＫｅＶのエネルギーでｌＸｌ０”／ｅ＋／イオン打ち込
みする事で形成する。
次に、第２図（ｂ）のように、フォトレジストｌＩ２０
４をマスクとして、後にＰチャンネルＭＯ８ＦＥＴのゲ
ート電極を形成する領域を除いた前記第１のＮ型不純物
層２０２にＮ型不純物、例えば砒素のイオンを８０Ｋｅ
Ｖのエネルギーで１×１０”／ｃｔ／打ち込む。このよ
うにして、前記第１のＮ型不純物層２０２よりも不純物
濃度の濃い第２のＮ型不純物層２０５が形成される。
４をマスクとして、後にＰチャンネルＭＯ８ＦＥＴのゲ
ート電極を形成する領域を除いた前記第１のＮ型不純物
層２０２にＮ型不純物、例えば砒素のイオンを８０Ｋｅ
Ｖのエネルギーで１×１０”／ｃｔ／打ち込む。このよ
うにして、前記第１のＮ型不純物層２０２よりも不純物
濃度の濃い第２のＮ型不純物層２０５が形成される。
次に、第２図（Ｃ）のように、第２図（ｂ）と同様に、
フォトレジスト膜２０６をマスクとして、ＰＮＰバイポ
ーラトランジスタのエミッタ及びＮチャンネルＭＯ８Ｆ
ＥＴのゲート電極を形成する領域を除いた前記第１のＰ
型不純物層２０３にＰ型不純物、例えばボロンのイオン
を１５０ＫｅＶのエネルギーでＩ Ｘ １０ ”／ｃｄ
打ち込むことにより、前記第１のＰ型不純物層２０３よ
りも不純物濃度の濃い第２のＰ型不純物層２０７を形成
する。
フォトレジスト膜２０６をマスクとして、ＰＮＰバイポ
ーラトランジスタのエミッタ及びＮチャンネルＭＯ８Ｆ
ＥＴのゲート電極を形成する領域を除いた前記第１のＰ
型不純物層２０３にＰ型不純物、例えばボロンのイオン
を１５０ＫｅＶのエネルギーでＩ Ｘ １０ ”／ｃｄ
打ち込むことにより、前記第１のＰ型不純物層２０３よ
りも不純物濃度の濃い第２のＰ型不純物層２０７を形成
する。
次に、第２図（ｄ）の如く、前記第１及び第２のＮ型不
純物層２０２，２０５および前記第１及び第２のＰ型不
純物層２０３，２０７が形成されているＰ型シリコン基
板２０１上にＮ型エピタキシャル層２０８を約１．２μ
ｍの厚さで形成し、さらに、ＮチャンネルＭＯ８ＦＥＴ
が形成される領域及びバイポーラトランジスタのコレク
タ引出し領域にＰ型ウェル領域２０９を形成する。Ｎ型
エピタキシャル層２０８の不純物濃度は約５Ｘ１０”／
ｃａｌであり、Ｐ型ウェル領域２０９は、ボロンイオン
を１００ＫｅＶ、２Ｘ１０１２／ｃｄで打ち込み、形成
する。
純物層２０２，２０５および前記第１及び第２のＰ型不
純物層２０３，２０７が形成されているＰ型シリコン基
板２０１上にＮ型エピタキシャル層２０８を約１．２μ
ｍの厚さで形成し、さらに、ＮチャンネルＭＯ８ＦＥＴ
が形成される領域及びバイポーラトランジスタのコレク
タ引出し領域にＰ型ウェル領域２０９を形成する。Ｎ型
エピタキシャル層２０８の不純物濃度は約５Ｘ１０”／
ｃａｌであり、Ｐ型ウェル領域２０９は、ボロンイオン
を１００ＫｅＶ、２Ｘ１０１２／ｃｄで打ち込み、形成
する。
その後は、通常の０ＭＯ８形成プロセスを通して、縦型
ＰＮＰバイポーラトランジスタ及びＮチャンネルＭＯ８
ＦＥＴ、ＰチャンネルＭＯ８ＦＥＴを形成し、第１図に
示す、本発明の実施例の構造を得ることができる。
ＰＮＰバイポーラトランジスタ及びＮチャンネルＭＯ８
ＦＥＴ、ＰチャンネルＭＯ８ＦＥＴを形成し、第１図に
示す、本発明の実施例の構造を得ることができる。
以上本実施例では、バイポーラトランジスタが縦型ＰＮ
Ｐバイポーラトランジスタである場合について述べたが
、バイポーラトランジスタがＮＰＮバイポーラトランジ
スタである場合にも、不純物の種類を種々選択すること
により、本発明を適用できる。
Ｐバイポーラトランジスタである場合について述べたが
、バイポーラトランジスタがＮＰＮバイポーラトランジ
スタである場合にも、不純物の種類を種々選択すること
により、本発明を適用できる。
［発明の効果］
以上述べたように、本発明によれば、コレクタの抵抗値
を下げるために、埋め込み層の不純物濃度を潰＜シても
、バイポーラトランジスタのエミッタとコレクタ間のバ
ンチスルー耐圧が下がらず、かつＭＯＳＦＥＴのしきい
値電圧が変化しないという多大な効果を有する。
を下げるために、埋め込み層の不純物濃度を潰＜シても
、バイポーラトランジスタのエミッタとコレクタ間のバ
ンチスルー耐圧が下がらず、かつＭＯＳＦＥＴのしきい
値電圧が変化しないという多大な効果を有する。
第１図は、本発明の半導体装置の構造を示す断実施例を
示す図である。 第３図は、従来の半導体装置の構造を示す断面図である
。 １０１−第１Ｐ型埋め込み層 １０２−第２Ｐ型埋め込み層 １０３−第１Ｎ型埋め込み層 １０４−第２Ｎ型埋め込み層 １０５−Ｐ型半導体基板 １０６−Ｎ型エピタキシャル層 １０７−縦型ＰＮＰバイポーラトランジスタ１０８−Ｐ
型不純物Ｎ（エミッタ） １０９−ＰチャンネルＭＯ８ＦＥＴ １１０−ゲート酸化膜 １１１−ゲート電極 １１２−ＰチャンネルＭＯ８ＦＥＴのソース、ドレイン １１３−ＮチャンネルＭＯ８ＦＥＴ １１４−Ｐ型ウェル １１５−ＮチャンネルＭＯ８ＦＥＴのゲート電極１１６
−ＮｆヤンネルＭＯ８ＦＥＴのソース、 ドレイン ２０１−Ｐ型シリコン基板 ２０２−第１のＮ型不純物層 ２０３−第１のＰ型不純物層 ２０４−フォトレジスト膜 ２０５−第２のＮ型不純物層 ２０６−フォトレジスト膜 ２０７−第２のＰ型不純物層 ２０８−Ｎ型エピタキシャル層 ２０９−Ｐ型ウェル ３０１−Ｐ型シリコン基板 ３０２−Ｐ型埋め込み層 ３０３−Ｎ型埋め込み層 ３０４−Ｎ型エピタキシャル層 ３０５−エミッタ ３０６−ゲート酸化膜 ３０７−ゲート電極 ３０８−ＰチャンネルＭＯ８ＦＥＴのソース。 レイン ３０９−Ｐ型ウェル ３１０−ＮチャンネルＭＯ８ＦＥＴのソース。 レイン ト ド ＩＯ’７ ／／３ 出願人 セイコーエプソン株式会社 代理人弁理士 幹体喜三Ｓ（他１名） メ １ 邑 覚 人 邑 昆
示す図である。 第３図は、従来の半導体装置の構造を示す断面図である
。 １０１−第１Ｐ型埋め込み層 １０２−第２Ｐ型埋め込み層 １０３−第１Ｎ型埋め込み層 １０４−第２Ｎ型埋め込み層 １０５−Ｐ型半導体基板 １０６−Ｎ型エピタキシャル層 １０７−縦型ＰＮＰバイポーラトランジスタ１０８−Ｐ
型不純物Ｎ（エミッタ） １０９−ＰチャンネルＭＯ８ＦＥＴ １１０−ゲート酸化膜 １１１−ゲート電極 １１２−ＰチャンネルＭＯ８ＦＥＴのソース、ドレイン １１３−ＮチャンネルＭＯ８ＦＥＴ １１４−Ｐ型ウェル １１５−ＮチャンネルＭＯ８ＦＥＴのゲート電極１１６
−ＮｆヤンネルＭＯ８ＦＥＴのソース、 ドレイン ２０１−Ｐ型シリコン基板 ２０２−第１のＮ型不純物層 ２０３−第１のＰ型不純物層 ２０４−フォトレジスト膜 ２０５−第２のＮ型不純物層 ２０６−フォトレジスト膜 ２０７−第２のＰ型不純物層 ２０８−Ｎ型エピタキシャル層 ２０９−Ｐ型ウェル ３０１−Ｐ型シリコン基板 ３０２−Ｐ型埋め込み層 ３０３−Ｎ型埋め込み層 ３０４−Ｎ型エピタキシャル層 ３０５−エミッタ ３０６−ゲート酸化膜 ３０７−ゲート電極 ３０８−ＰチャンネルＭＯ８ＦＥＴのソース。 レイン ３０９−Ｐ型ウェル ３１０−ＮチャンネルＭＯ８ＦＥＴのソース。 レイン ト ド ＩＯ’７ ／／３ 出願人 セイコーエプソン株式会社 代理人弁理士 幹体喜三Ｓ（他１名） メ １ 邑 覚 人 邑 昆
Claims (1)
- 【特許請求の範囲】 １、半導体基板の一表面に、ＭＯＳＦＥＴとバイポーラ
トランジスタとが形成されている半導体装置において、
少なくともバイポーラトランジスタが形成されている領
域の半導体基板内には埋め込み層が形成されており、前
記バイポーラトランジスタ領域の埋め込み層のうち、少
なくとも一つのバイポーラトランジスタの、エミッタに
対向する部分の埋め込み層の濃度が、前記エミッタを除
いた部分と対向する埋め込み層の濃度より薄いことを特
徴とする半導体装置。 ２、特許請求の範囲第１項において、ＭＯＳＦＥＴが形
成されている領域の半導体基板内に埋め込み層が形成さ
れており、少なくとも一つのＭＯＳＦＥＴの、ゲート電
極に対向する部分の埋め込み層の濃度が、前記ゲート電
極を除いた部分と対向する埋め込み層の濃度より薄いこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1074212A JPH02252243A (ja) | 1989-03-27 | 1989-03-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1074212A JPH02252243A (ja) | 1989-03-27 | 1989-03-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02252243A true JPH02252243A (ja) | 1990-10-11 |
Family
ID=13540658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1074212A Pending JPH02252243A (ja) | 1989-03-27 | 1989-03-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02252243A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2670324A1 (fr) * | 1990-12-07 | 1992-06-12 | Mitsubishi Electric Corp | Dispositif a semiconducteurs comprenant des transistors a effet de champ a grille isolee et des transistors bipolaires, et procede de fabrication. |
| JPH06204411A (ja) * | 1993-01-06 | 1994-07-22 | Nippon Telegr & Teleph Corp <Ntt> | 複合半導体装置およびその製造方法 |
-
1989
- 1989-03-27 JP JP1074212A patent/JPH02252243A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2670324A1 (fr) * | 1990-12-07 | 1992-06-12 | Mitsubishi Electric Corp | Dispositif a semiconducteurs comprenant des transistors a effet de champ a grille isolee et des transistors bipolaires, et procede de fabrication. |
| US5245209A (en) * | 1990-12-07 | 1993-09-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including complementary insulating gate field effect transistors and bipolar transistors in semiconductor substrate |
| JPH06204411A (ja) * | 1993-01-06 | 1994-07-22 | Nippon Telegr & Teleph Corp <Ntt> | 複合半導体装置およびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH03288469A (ja) | 半導体装置 | |
| JP3042036B2 (ja) | 逆電圧に強いバイポーラトランジスタの製造法 | |
| JPH043920A (ja) | 半導体装置の製造方法 | |
| JPS61236154A (ja) | 半導体記憶装置 | |
| JPH04151875A (ja) | 二重拡散型ｍｏｓトランジスタ | |
| JP2758728B2 (ja) | 半導体装置 | |
| JPS62219555A (ja) | バイポ−ラ・ｍｏｓ半導体装置 | |
| JPH01189955A (ja) | 半導体装置 | |
| JPS6257241A (ja) | 半導体装置 | |
| JP3035915B2 (ja) | 半導体装置及びその製造方法 | |
| JPH03205877A (ja) | 絶縁ゲート電界効果トランジスタ | |
| JPS59124157A (ja) | 相補型半導体集積回路 | |
| JP3162937B2 (ja) | Ｃｍｏｓ半導体装置の製造方法 | |
| JPH04159721A (ja) | 半導体装置 | |
| JPH0479362A (ja) | 半導体装置 | |
| JPS60132358A (ja) | 相補型ｍｏｓ集積回路装置 | |
| JPS61182253A (ja) | 半導体集積回路装置の製造方法 | |
| JPH01259554A (ja) | バイポーラ・ｍｏｓ混載半導体装置の製造方法 | |
| JPS63240058A (ja) | 半導体装置の製造方法 | |
| JPH01111340A (ja) | 半導体装置 | |
| JPS62291165A (ja) | 半導体装置 | |
| JPS627148A (ja) | 相補型半導体装置及びその製造方法 | |
| JPS628553A (ja) | 半導体装置 | |
| JPS6097669A (ja) | 半導体集積回路装置 | |
| JPH05166820A (ja) | 半導体装置およびその製造方法 |