JPH0225252B2 - - Google Patents
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- JPH0225252B2 JPH0225252B2 JP57037625A JP3762582A JPH0225252B2 JP H0225252 B2 JPH0225252 B2 JP H0225252B2 JP 57037625 A JP57037625 A JP 57037625A JP 3762582 A JP3762582 A JP 3762582A JP H0225252 B2 JPH0225252 B2 JP H0225252B2
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- JP
- Japan
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- region
- insulating film
- element isolation
- base
- isolation insulating
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体装置の製造方法に係り、特にエ
ミツタ領域の少なくとも一部を素子間分離絶縁膜
に接触させて配設するウオールド・エミツタ構造
の半導体素子の製造方法に関する。
ミツタ領域の少なくとも一部を素子間分離絶縁膜
に接触させて配設するウオールド・エミツタ構造
の半導体素子の製造方法に関する。
(b) 技術の背景
バイポーラICを構成する際の一構造として、
第１図に示すように、半導体基体１の表面に形成
された素子間分離絶縁膜２の端部に、エミツタ領
域３の少なくとも一端部を接触させて配設したい
わゆるウオールド・エミツタ構造の半導体素子が
ある。同図に於てロはイのＡ−A′矢視断面図を
示し、図中４はベース領域、６は二酸化珪素
（SiO2）絶縁膜、８はエミツタ引出し電極、８′
はベース引出し電極である。
第１図に示すように、半導体基体１の表面に形成
された素子間分離絶縁膜２の端部に、エミツタ領
域３の少なくとも一端部を接触させて配設したい
わゆるウオールド・エミツタ構造の半導体素子が
ある。同図に於てロはイのＡ−A′矢視断面図を
示し、図中４はベース領域、６は二酸化珪素
（SiO2）絶縁膜、８はエミツタ引出し電極、８′
はベース引出し電極である。
この構造は図のように、ベース領域４とエミツ
タ領域３の少なくとも一端部が素子間分離絶縁膜
に整合形成されるので、トランジスタ領域を縮小
できる利点があり、そのためにLSI等の構成にし
ばしば用いられる。
タ領域３の少なくとも一端部が素子間分離絶縁膜
に整合形成されるので、トランジスタ領域を縮小
できる利点があり、そのためにLSI等の構成にし
ばしば用いられる。
(c) 従来技術と問題点
ウオールド・エミツタ構造の半導体素子は従
来、次のような製造方法により形成されていた。
来、次のような製造方法により形成されていた。
即ち先ず第２図イに示すように、例えばＮ型シ
リコン（Si）エピタキシヤル層からなる半導体基
体１の表面に、950〜1050〔℃〕で行われる通常の
高圧酸化手段を用いる選択酸化法により二酸化珪
素（SiO2）からなる３〔μｍ〕程度の厚さの素子
間分離絶縁膜を形成する。次いで同図ロに示すよ
うに、通常のガス拡散法或るいはイオン注入拡散
法によつてコレクタ領域として機能する半導体基
体１の表面部にＰ型不純物を導入して、例えば
0.6〜0.65〔μｍ〕程度の深さのＰ型ベース領域４
を形成する。なお該ベース領域形成と同時に、或
るいはその後、ベース領域４の表面を酸化してベ
ース領域４上に二酸化珪素（SiO2）絶縁膜６を
形成する。
リコン（Si）エピタキシヤル層からなる半導体基
体１の表面に、950〜1050〔℃〕で行われる通常の
高圧酸化手段を用いる選択酸化法により二酸化珪
素（SiO2）からなる３〔μｍ〕程度の厚さの素子
間分離絶縁膜を形成する。次いで同図ロに示すよ
うに、通常のガス拡散法或るいはイオン注入拡散
法によつてコレクタ領域として機能する半導体基
体１の表面部にＰ型不純物を導入して、例えば
0.6〜0.65〔μｍ〕程度の深さのＰ型ベース領域４
を形成する。なお該ベース領域形成と同時に、或
るいはその後、ベース領域４の表面を酸化してベ
ース領域４上に二酸化珪素（SiO2）絶縁膜６を
形成する。
次いで同図ハに示すように、通常の方法で前記
SiO2絶縁膜６にエミツタ形成領域を表出する開
孔７を設ける。なおこの時該開孔７の一端部は素
子間分離絶縁膜２に重なり合うように配設される
ので、この部分には位置合わせのための余裕を設
ける必要がない。次いで該開孔７からＰ型ベース
領域４内に、りん珪酸ガラス（PSG）からの固
相−固相・拡散、或るいはイオン注入等の方法に
よりりん（Ｐ）等のＮ型不純物を選択的に導入
し、例えば深さ0.3〔μｍ〕程度のN+型エミツタ
領域を形成する。
SiO2絶縁膜６にエミツタ形成領域を表出する開
孔７を設ける。なおこの時該開孔７の一端部は素
子間分離絶縁膜２に重なり合うように配設される
ので、この部分には位置合わせのための余裕を設
ける必要がない。次いで該開孔７からＰ型ベース
領域４内に、りん珪酸ガラス（PSG）からの固
相−固相・拡散、或るいはイオン注入等の方法に
よりりん（Ｐ）等のＮ型不純物を選択的に導入
し、例えば深さ0.3〔μｍ〕程度のN+型エミツタ
領域を形成する。
そしてその後通常の方法で、前記第１図に示し
たように、SiO2絶縁膜６にベース電極窓を開孔
し、アルミニウム（Al）等からなる引出し電極
８，８′を形成する方法であつた。
たように、SiO2絶縁膜６にベース電極窓を開孔
し、アルミニウム（Al）等からなる引出し電極
８，８′を形成する方法であつた。
しかしながら上記従来方法を用いて形成した素
子に於ては、第２図ロに示すように素子間分離絶
縁膜２に接する領域５のベース深さDB′が他の領
域のベース深さDBより20〔％〕程度浅く形成され
る。そのため第１図ロ及び第２図ハに示すよう
に、素子分離絶縁膜２に接する領域のベース幅
WB′が、所定の値を有する他の領域のベース幅
WBより著しく狭くなり、エミツタ−コレクタ・
間の耐圧が所定の値より低下するという問題があ
つた。
子に於ては、第２図ロに示すように素子間分離絶
縁膜２に接する領域５のベース深さDB′が他の領
域のベース深さDBより20〔％〕程度浅く形成され
る。そのため第１図ロ及び第２図ハに示すよう
に、素子分離絶縁膜２に接する領域のベース幅
WB′が、所定の値を有する他の領域のベース幅
WBより著しく狭くなり、エミツタ−コレクタ・
間の耐圧が所定の値より低下するという問題があ
つた。
上記のように素子分離絶縁膜に接する領域でＰ
型ベース領域が浅く形成されるのは、前記絶縁膜
を形成する際の選択熱酸化処理によつて、Ｎ型半
導体基体中の不純物が素子分離絶縁近傍にパイ
ル・アツプされ、該素子分離絶縁近傍領域のＮ型
不純物濃度が高くなる（通常30〜50％程度）ため
である。
型ベース領域が浅く形成されるのは、前記絶縁膜
を形成する際の選択熱酸化処理によつて、Ｎ型半
導体基体中の不純物が素子分離絶縁近傍にパイ
ル・アツプされ、該素子分離絶縁近傍領域のＮ型
不純物濃度が高くなる（通常30〜50％程度）ため
である。
(d) 発明の目的
本発明は、ベース接合形成深さ附近のコレクタ
不純物濃度をパイル・アツプ領域のコレクタ不純
物濃度以上にすることにより、ベース接合面の平
担化を図り、上記問題点であるエミツタ−コレク
タ・間の耐圧低下を防止することを目的とする。
不純物濃度をパイル・アツプ領域のコレクタ不純
物濃度以上にすることにより、ベース接合面の平
担化を図り、上記問題点であるエミツタ−コレク
タ・間の耐圧低下を防止することを目的とする。
(e) 発明の構成
即ち本発明は、エミツタ領域の少なくとも一部
を素子間分離絶縁膜に接触させて配設するウオー
ルド・エミツタ構造の半導体装置の製造方法に於
て、コレクタ領域となる第１導電型半導体基体に
素子間分離絶縁膜を形成した後、該第１導電型半
導体基体に於ける素子間分離絶縁膜に接する一部
領域の、ベース接合の形成される深さの位置に、
前記第１導電型半導体基体に於ける素子間分離絶
縁膜近傍以上の不純物濃度を有する第１導電型不
純物導入領域を形成し、然る後該第１導電型不純
物導入領域に接合部を有し、且つ前記素子間分離
絶縁膜に接する第２導電型ベース領域を形成し、
該第２導電型ベース領域に、前記素子間分離絶縁
膜に一端部が接する第１導電型エミツタ領域を形
成する工程を有することを特徴とする。
を素子間分離絶縁膜に接触させて配設するウオー
ルド・エミツタ構造の半導体装置の製造方法に於
て、コレクタ領域となる第１導電型半導体基体に
素子間分離絶縁膜を形成した後、該第１導電型半
導体基体に於ける素子間分離絶縁膜に接する一部
領域の、ベース接合の形成される深さの位置に、
前記第１導電型半導体基体に於ける素子間分離絶
縁膜近傍以上の不純物濃度を有する第１導電型不
純物導入領域を形成し、然る後該第１導電型不純
物導入領域に接合部を有し、且つ前記素子間分離
絶縁膜に接する第２導電型ベース領域を形成し、
該第２導電型ベース領域に、前記素子間分離絶縁
膜に一端部が接する第１導電型エミツタ領域を形
成する工程を有することを特徴とする。
(f) 発明の実施例
以下本発明を一実施例について、第３図イ乃至
ルに示す工程断面図を用いて詳細に説明する。
ルに示す工程断面図を用いて詳細に説明する。
本発明によりウオールド・エミツタ構造素子を
形成するに際しては、第３図イに示すように、
N+型埋没拡散（N+b）層１１及びP+型チヤネ
ル・カツト領域１２が選択的に形成されたＰ型シ
リコン（Si）基板１３上に、例えば1.3×1016
〔atm／cm3〕程度のりん（Ｐ）濃度を有し、厚さ
２〔μｍ〕程度のN-型Siエピタキシヤル層からな
るN-型半導体基体１４が形成されてなる被処理
基板を準備する。
形成するに際しては、第３図イに示すように、
N+型埋没拡散（N+b）層１１及びP+型チヤネ
ル・カツト領域１２が選択的に形成されたＰ型シ
リコン（Si）基板１３上に、例えば1.3×1016
〔atm／cm3〕程度のりん（Ｐ）濃度を有し、厚さ
２〔μｍ〕程度のN-型Siエピタキシヤル層からな
るN-型半導体基体１４が形成されてなる被処理
基板を準備する。
そして先ず窒化珪素（Si3N4）膜を耐酸化マス
クにし、950〜1050〔℃〕に於ける高圧酸化等の方
法で行われる通常の選択酸化法により、第３図ロ
に示すように、前記N-型半導体基体１４を所望
の広さの素子形成領域１５に分離し、例えば３
〔μｍ〕程度の厚さを有する素子間分離二酸化シ
リコン（SiO2）膜１６を形成する。なおこの際、
公知のように素子間分離SiO2膜１６の底部はP+
型チヤネル・カツト領域内に位置せしめられてい
る。
クにし、950〜1050〔℃〕に於ける高圧酸化等の方
法で行われる通常の選択酸化法により、第３図ロ
に示すように、前記N-型半導体基体１４を所望
の広さの素子形成領域１５に分離し、例えば３
〔μｍ〕程度の厚さを有する素子間分離二酸化シ
リコン（SiO2）膜１６を形成する。なおこの際、
公知のように素子間分離SiO2膜１６の底部はP+
型チヤネル・カツト領域内に位置せしめられてい
る。
又この際、前述したように、素子間分離SiO2
膜１６の近傍には、基体中のＮ型不純物であるり
ん（Ｐ）がパイル・アツプすることにより、4.5
×1016〔atm／cm3〕程度の高いりん酸（Ｐ）濃度
を有する第１の高りん濃度領域１４′が形成され
る。
膜１６の近傍には、基体中のＮ型不純物であるり
ん（Ｐ）がパイル・アツプすることにより、4.5
×1016〔atm／cm3〕程度の高いりん酸（Ｐ）濃度
を有する第１の高りん濃度領域１４′が形成され
る。
次いで第３図ハに示すように、通常の熱酸化法
により素子形成領域１５上に例えば2000〔Å〕程
度の厚さのSiO2絶縁膜１７を形成し、次いで通
常のフオト・プロセスにより該基板上にベース・
コンタクト形成用の第１のイオン注入窓１８を有
する第１のレジスト膜１９を形成する。そして次
に該第１のイオン注入窓１８から前記SiO2絶縁
膜１７を通して、例えば１×1015〔atm／cm3〕、
150〔KeV〕程度の注入条件で選択的に硼素イオ
ン（B+）を注入する。（図中２０′はB+注入領域
を示す。）次いで前記第１のレジスト膜１９を除
去した後、窒素（N2）中、1050〔℃〕、30〔分〕程
度のアニール処理を施して、第３図ニに示すよう
に例えば１〔μｍ〕程度の深さを有するＰ型ベー
ス・コンタクト領域２０を形成する。（なお該ベ
ース・コンタクト領域はSiO2絶縁膜をマスクに
してガス拡散で形成しても良い。） 次いで通常のフオト・エツチング法を用いて、
第３図ホに示すように、前記SiO2絶縁膜１７に
エミツタ形成領域２１、ベース・コンタクト領域
２０、コレクタ・コンタクト形成領域２２、面を
それぞれ表出する第１の開孔２３、第２の開孔２
４、第３の開孔２５を形成し、次いで通常通り化
学気相成長法により該基体上に1000〔Å〕程度の
厚さの多結晶Si層２６を形成する。なお、エミツ
タ形成領域２１面を表出する第１の開孔２３は、
その端部が素子間分離SiO2膜１６に重なるよう
に形成される。
により素子形成領域１５上に例えば2000〔Å〕程
度の厚さのSiO2絶縁膜１７を形成し、次いで通
常のフオト・プロセスにより該基板上にベース・
コンタクト形成用の第１のイオン注入窓１８を有
する第１のレジスト膜１９を形成する。そして次
に該第１のイオン注入窓１８から前記SiO2絶縁
膜１７を通して、例えば１×1015〔atm／cm3〕、
150〔KeV〕程度の注入条件で選択的に硼素イオ
ン（B+）を注入する。（図中２０′はB+注入領域
を示す。）次いで前記第１のレジスト膜１９を除
去した後、窒素（N2）中、1050〔℃〕、30〔分〕程
度のアニール処理を施して、第３図ニに示すよう
に例えば１〔μｍ〕程度の深さを有するＰ型ベー
ス・コンタクト領域２０を形成する。（なお該ベ
ース・コンタクト領域はSiO2絶縁膜をマスクに
してガス拡散で形成しても良い。） 次いで通常のフオト・エツチング法を用いて、
第３図ホに示すように、前記SiO2絶縁膜１７に
エミツタ形成領域２１、ベース・コンタクト領域
２０、コレクタ・コンタクト形成領域２２、面を
それぞれ表出する第１の開孔２３、第２の開孔２
４、第３の開孔２５を形成し、次いで通常通り化
学気相成長法により該基体上に1000〔Å〕程度の
厚さの多結晶Si層２６を形成する。なお、エミツ
タ形成領域２１面を表出する第１の開孔２３は、
その端部が素子間分離SiO2膜１６に重なるよう
に形成される。
このあと本発明の方法に於ては、第３図ヘに示
すように、前記被処理基板上に前記第１の開孔２
３の上部を表出する第２のイオン注入窓２７を有
する第２のレジスト膜２８を通常のフオト・プロ
セスにより形成し、次いで前記イオン注入窓２７
から1.5×1012〔atm／cm2〕、150〔KeV〕、程度の注
入条件でりんイオン（P+）を注入する。そして
前記第２のレジスト膜２８を除去した後、N2中、
1050〔℃〕、30〔分〕、程度アニール処理を施して、
第３図トに示すように、ベース接合が形成される
例えば0.6〜0.65〔μｍ〕の深さ近傍に、前記パイ
ル・アツプ領域のりん濃度に等しいか或るいはそ
れをやや上廻る程度のりん濃度、例えば4.5×
1016〔atm／cm3〕程度のりん濃度を有する第２の
高りん濃度領域１４″を形成する。なおこの際、
前記パイル・アツプ領域を含む第２の高りん濃度
領域１４″のりん濃度分布は一様になる。
すように、前記被処理基板上に前記第１の開孔２
３の上部を表出する第２のイオン注入窓２７を有
する第２のレジスト膜２８を通常のフオト・プロ
セスにより形成し、次いで前記イオン注入窓２７
から1.5×1012〔atm／cm2〕、150〔KeV〕、程度の注
入条件でりんイオン（P+）を注入する。そして
前記第２のレジスト膜２８を除去した後、N2中、
1050〔℃〕、30〔分〕、程度アニール処理を施して、
第３図トに示すように、ベース接合が形成される
例えば0.6〜0.65〔μｍ〕の深さ近傍に、前記パイ
ル・アツプ領域のりん濃度に等しいか或るいはそ
れをやや上廻る程度のりん濃度、例えば4.5×
1016〔atm／cm3〕程度のりん濃度を有する第２の
高りん濃度領域１４″を形成する。なおこの際、
前記パイル・アツプ領域を含む第２の高りん濃度
領域１４″のりん濃度分布は一様になる。
以後の工程は従来通りの方法で進められ、先ず
第３図チに示すように、前記被処理基板上に再度
第１の開孔２３の上部を表出する第３のイオン注
入窓２９を有する第３のレジスト膜３０を形成
し、第３のイオン注入窓２９から、加速エネルギ
ーが従来の25〔％〕増の100〔KeV〕ドーズ量２×
1014〔atm／cm2〕、程度の注入条件で選択的に従来
より深く硼素イオン（B+）の注入を行い、次い
で前記第３のレジスト膜３０を除去した後、N2
中、1000〔℃〕、10〔分〕程度のアニール処理を施
して、第３図リに示すように、前記第２の高りん
濃度領域１４″内に接合を有するＰ型ベース領域
３１を形成する。なお前述のように第２の高りん
濃度領域１４″内のＮ型濃度分布は一様なので、
該Ｐ型ベース領域３１の接合面は平担に形成され
る。
第３図チに示すように、前記被処理基板上に再度
第１の開孔２３の上部を表出する第３のイオン注
入窓２９を有する第３のレジスト膜３０を形成
し、第３のイオン注入窓２９から、加速エネルギ
ーが従来の25〔％〕増の100〔KeV〕ドーズ量２×
1014〔atm／cm2〕、程度の注入条件で選択的に従来
より深く硼素イオン（B+）の注入を行い、次い
で前記第３のレジスト膜３０を除去した後、N2
中、1000〔℃〕、10〔分〕程度のアニール処理を施
して、第３図リに示すように、前記第２の高りん
濃度領域１４″内に接合を有するＰ型ベース領域
３１を形成する。なお前述のように第２の高りん
濃度領域１４″内のＮ型濃度分布は一様なので、
該Ｐ型ベース領域３１の接合面は平担に形成され
る。
次いで第３図ヌに示すように、該多結晶Si層２
６を上面に有する基体上にCVD法により高りん
濃度のりん珪酸ガラス（PSG）膜３２を形成し、
次いでベース・コンタクト領域２０上の第２の開
孔２４上部のPSG膜３２を選択的に除去した後、
1050〔℃〕程度の温度で所定の時間、前記第１の
開孔２３及び第３の開孔２５を介し、多結晶Si層
２６を通してPSG膜３２から半導体基体内にり
ん（Ｐ）を固相−固相・拡散せしめて、Ｐ型ベー
ス領域３１の上面部に0.3〔μｍ〕程度の深さの
N+エミツタ領域３３を、又N-型半導体基体１４
の表面部にN+型コレクタ・コンタクト領域３４
を形成する。なおベース接合面は前述のように平
担に形成されているので、エミツタ接合下部のベ
ース幅Ｗは一様な幅に形成される。
６を上面に有する基体上にCVD法により高りん
濃度のりん珪酸ガラス（PSG）膜３２を形成し、
次いでベース・コンタクト領域２０上の第２の開
孔２４上部のPSG膜３２を選択的に除去した後、
1050〔℃〕程度の温度で所定の時間、前記第１の
開孔２３及び第３の開孔２５を介し、多結晶Si層
２６を通してPSG膜３２から半導体基体内にり
ん（Ｐ）を固相−固相・拡散せしめて、Ｐ型ベー
ス領域３１の上面部に0.3〔μｍ〕程度の深さの
N+エミツタ領域３３を、又N-型半導体基体１４
の表面部にN+型コレクタ・コンタクト領域３４
を形成する。なおベース接合面は前述のように平
担に形成されているので、エミツタ接合下部のベ
ース幅Ｗは一様な幅に形成される。
次いで前記PSG膜３２を除去した後、蒸着等
の方法により該基板上にアルミニウム等の電極材
料層を形成し、次いで通常の方法で、該電極材料
層及びその下部の多結晶Si層２６のパターンニン
グを行つて、第３図ルに示すように、下部に多結
晶Si層２６を有するアルミニウム等のエミツタ引
出し電極３５、ベース引出し電極３６、及びコレ
クタ引出し電極３７を形成する。
の方法により該基板上にアルミニウム等の電極材
料層を形成し、次いで通常の方法で、該電極材料
層及びその下部の多結晶Si層２６のパターンニン
グを行つて、第３図ルに示すように、下部に多結
晶Si層２６を有するアルミニウム等のエミツタ引
出し電極３５、ベース引出し電極３６、及びコレ
クタ引出し電極３７を形成する。
(g) 発明の効果
以上説明したように、本発明によればウオール
ド・エミツタ構造の半導体素子に於けるエミツタ
領域下部のベース幅を一様な所定幅に形成するこ
とができる。従つてウオールド・エミツタ構造の
半導体素子に於けるエミツタ−コレクタ間の耐圧
が確保できるので、バイボーラLSI等の品質を向
上せしめることができる。
ド・エミツタ構造の半導体素子に於けるエミツタ
領域下部のベース幅を一様な所定幅に形成するこ
とができる。従つてウオールド・エミツタ構造の
半導体素子に於けるエミツタ−コレクタ間の耐圧
が確保できるので、バイボーラLSI等の品質を向
上せしめることができる。
第１図はウオールド・エミツタ構造素子の上面
図イ及びＡ−A′矢視断面図ロ、第２図イ乃至ハ
は従来の方法の工程断面図で、第３図イ乃至ルは
本発明の一実施例に於ける工程断面図である。 図に於て、１４はN-型半導体基体、１６は素
子間分離二酸化シリコン膜、１４′は第１の高り
ん濃度領域、１４″は第２の高りん濃度領域、３
１はＰ型ベース領域、３３はN+型エミツタ領域、
Wbはベース幅を示す。
図イ及びＡ−A′矢視断面図ロ、第２図イ乃至ハ
は従来の方法の工程断面図で、第３図イ乃至ルは
本発明の一実施例に於ける工程断面図である。 図に於て、１４はN-型半導体基体、１６は素
子間分離二酸化シリコン膜、１４′は第１の高り
ん濃度領域、１４″は第２の高りん濃度領域、３
１はＰ型ベース領域、３３はN+型エミツタ領域、
Wbはベース幅を示す。
Claims (1)
- １ エミツター領域の少なくとも一部を素子間分
離絶縁膜に接触させて配設する構造の半導体素子
を製造するに際して、コレクタ領域となる第１導
電型半導体基体に素子間分離絶縁膜を形成した
後、該第１導電型半導体基体に於ける素子間分離
絶縁膜に接する一部領域の、ベース接合の形成さ
れる深さの位置に、前記第１導電型半導体基体に
於ける素子間分離絶縁膜近傍以上の不純物濃度を
有する第１導電型不純物導入領域を形成し、然る
後該第１導電型不純物導入領域に接合部を有し、
且つ前記素子間分離絶縁膜に接する第２導電型ベ
ース領域を形成し、該第２導電型ベース領域に、
前記素子間分離絶縁膜に一端部が接する第１導電
型エミツタ領域を形成する工程を有することを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57037625A JPS58154265A (ja) | 1982-03-10 | 1982-03-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57037625A JPS58154265A (ja) | 1982-03-10 | 1982-03-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58154265A JPS58154265A (ja) | 1983-09-13 |
| JPH0225252B2 true JPH0225252B2 (ja) | 1990-06-01 |
Family
ID=12502810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57037625A Granted JPS58154265A (ja) | 1982-03-10 | 1982-03-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58154265A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4111720A (en) * | 1977-03-31 | 1978-09-05 | International Business Machines Corporation | Method for forming a non-epitaxial bipolar integrated circuit |
-
1982
- 1982-03-10 JP JP57037625A patent/JPS58154265A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58154265A (ja) | 1983-09-13 |
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