JPH0225260B2 - - Google Patents
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- Publication number
- JPH0225260B2 JPH0225260B2 JP57090611A JP9061182A JPH0225260B2 JP H0225260 B2 JPH0225260 B2 JP H0225260B2 JP 57090611 A JP57090611 A JP 57090611A JP 9061182 A JP9061182 A JP 9061182A JP H0225260 B2 JPH0225260 B2 JP H0225260B2
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- resistor
- resistors
- present
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/40—Resistors
- H10D1/47—Resistors having no potential barriers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は抵抗回路網を備えてなる半導体装置に
関するものである。
関するものである。
近年、半導体装置の応用分野の拡大はめざまし
いものがあり、従来個別部品、または調整技術を
用いて十分な精度が必要とされる分野へと急速に
浸透している。このような一例として、アナログ
信号をデジタル信号に変換するアナログ・デジタ
ル変換信号処理の分野について考えてみると、ア
ナログ信号の如き時間連続信号をデジタル信号の
如き時間離散信号に変換することになる。このた
めアナログ・デジタル変換回路には当然サンプ
ル・ホールド回路が必要となる。アナログ信号を
ある周期でサンプルホールドデジタル信号変換す
る際にはその変換系の精度を確保するために折り
返しひずみ防止用フイルタを用いてアナログ信号
の帯域制限が必要となる。例えば4KHzのアナロ
グ信号をデジタル信号に変換するときには125μs
のサンプル・ホールド周期が折り返しひずみ防止
用として最低の周期となる。すなわち、折り返し
ひずみをさけるためには入力されるアナログ信号
に帯域制限することが必要となる。この目的のた
め、半導体装置として用いられてきた技術は、多
結晶シリコンまたは拡散を抵抗として用い、絶縁
体を誘電体として用いた容量によりCRフイルタ
を構成するのが通常であつた。CRの時定数を大
きくし、フイルタの動作周波数を低周波数領域ま
で拡げるためには、抵抗Ｒを大きくするが容量Ｃ
を大きくするしかないのは明らかであろう。
いものがあり、従来個別部品、または調整技術を
用いて十分な精度が必要とされる分野へと急速に
浸透している。このような一例として、アナログ
信号をデジタル信号に変換するアナログ・デジタ
ル変換信号処理の分野について考えてみると、ア
ナログ信号の如き時間連続信号をデジタル信号の
如き時間離散信号に変換することになる。このた
めアナログ・デジタル変換回路には当然サンプ
ル・ホールド回路が必要となる。アナログ信号を
ある周期でサンプルホールドデジタル信号変換す
る際にはその変換系の精度を確保するために折り
返しひずみ防止用フイルタを用いてアナログ信号
の帯域制限が必要となる。例えば4KHzのアナロ
グ信号をデジタル信号に変換するときには125μs
のサンプル・ホールド周期が折り返しひずみ防止
用として最低の周期となる。すなわち、折り返し
ひずみをさけるためには入力されるアナログ信号
に帯域制限することが必要となる。この目的のた
め、半導体装置として用いられてきた技術は、多
結晶シリコンまたは拡散を抵抗として用い、絶縁
体を誘電体として用いた容量によりCRフイルタ
を構成するのが通常であつた。CRの時定数を大
きくし、フイルタの動作周波数を低周波数領域ま
で拡げるためには、抵抗Ｒを大きくするが容量Ｃ
を大きくするしかないのは明らかであろう。
従来、この目的のためには半導体面積を大きく
とることが必要であつた。これをさけるために
は、多結晶シリコンに拡散する不純物量を少なく
した抵抗体が考えられるが、このような抵抗体の
シート抵抗の変動は製造条件により大幅な変動を
示し、CR時定数の制御性を改善するのはおのず
から制限されることになる。またCMOS等で使
用されるＰウエル、Ｎウエル領域を用いた抵抗体
も考えられるが、このような抵抗体は電圧対抵抗
の係数が大きいこと、また接合容量が大きいため
周波数特性の変動が大きい等の欠点を有してい
た。
とることが必要であつた。これをさけるために
は、多結晶シリコンに拡散する不純物量を少なく
した抵抗体が考えられるが、このような抵抗体の
シート抵抗の変動は製造条件により大幅な変動を
示し、CR時定数の制御性を改善するのはおのず
から制限されることになる。またCMOS等で使
用されるＰウエル、Ｎウエル領域を用いた抵抗体
も考えられるが、このような抵抗体は電圧対抵抗
の係数が大きいこと、また接合容量が大きいため
周波数特性の変動が大きい等の欠点を有してい
た。
本発明はかかる欠点がなく、半導体面積を最小
とし、比精度の優れた抵抗体を多結晶シリコンを
用いて構成することが可能となり、半導体装置の
応用分野の拡大に非常に有用である。
とし、比精度の優れた抵抗体を多結晶シリコンを
用いて構成することが可能となり、半導体装置の
応用分野の拡大に非常に有用である。
本発明による半導体装置はシリコン基板上に形
成された酸化膜上の第１の多結晶シリコンにより
構成された第１抵抗体と、前記第１の多結晶シリ
コンと絶縁膜を介して形成された第２の多結晶シ
リコンにより構成された第２の抵抗体が、それぞ
れ相互に隣接して形成されたことを特徴とする。
成された酸化膜上の第１の多結晶シリコンにより
構成された第１抵抗体と、前記第１の多結晶シリ
コンと絶縁膜を介して形成された第２の多結晶シ
リコンにより構成された第２の抵抗体が、それぞ
れ相互に隣接して形成されたことを特徴とする。
以下、実施例に基づき本発明を詳細に説明す
る。本発明は第１抵抗体層とするべき第１多結晶
シリコンと、第２抵抗体層とするべき第２多結晶
シリコンを組合せることにより半導体装置の面積
を大幅に減小すると伴に合成抵抗体の製造時に生
ずる変動を最小限に制御できることを特徴とする
ものであり、その実施例の説明図を第１図および
第２図に示す。第１図は本発明の実施例の平面
図、第２図は第１図におけるＸ−X′断面の断面
図をそれぞれ示している。シリコン基板上に熱酸
化により形成された酸化膜８上に形成された第１
多結晶シリコン抵抗体４および第１多結晶シリコ
ン抵抗体を熱酸化後形成された第２多結晶シリコ
ン抵抗体５を相互に隣り合せに形成し、しかるの
ちにコンタクト３を開け、引き出し導体１および
２、相互接続導体６および７により構成された抵
抗の一実施例である。このような構成とすること
により、従来、多結晶シリコンを写真触刻技術を
用いて形成する際に多結晶シリコンのひげ等で必
要とされる間隔が必要なくなり、半導体装置の面
積を大きくとる必要がないことは明らかである。
すなわち、第１多結晶シリコンを写真触刻技術で
形成した後、酸化膜を形成して後、第２多結晶シ
リコンを形成するため、第１多結晶シリコンと第
２多結晶シリコン間に電気的導通は生じず、この
ため、同一面積に約２倍の抵抗を作ることができ
る。第１多結晶シリコンと第２多結晶シリコンの
間には酸化膜１０が介在するため、電気的導通は
生じない。なお本実施例においては第１多結晶シ
リコン抵抗体と第２多結晶シリコン抵抗体の形状
が同一なものとして説明し、取り出し部には第１
多結晶シリコン抵抗体を用いて説明しているが、
本発明の実施に当つては第１多結晶シリコン抵抗
体と第２多結晶シリコン抵抗体の形状、本数によ
らず、隣接して形成することにあり、特に低周波
数の応用に際しては、第１多結晶シリコン抵抗体
と第２多結晶シリコン抵抗体が互に重なり合うよ
うに形成することも可能である。以上図面を用い
て詳細に説明した如く、本発明を用いれば第１お
よび第２多結晶シリコン抵抗体を用いることによ
り、集積度の高い、製造誤差の少ない半導体装置
が実現でき、半導体装置の応用分野の拡大に有効
である。
る。本発明は第１抵抗体層とするべき第１多結晶
シリコンと、第２抵抗体層とするべき第２多結晶
シリコンを組合せることにより半導体装置の面積
を大幅に減小すると伴に合成抵抗体の製造時に生
ずる変動を最小限に制御できることを特徴とする
ものであり、その実施例の説明図を第１図および
第２図に示す。第１図は本発明の実施例の平面
図、第２図は第１図におけるＸ−X′断面の断面
図をそれぞれ示している。シリコン基板上に熱酸
化により形成された酸化膜８上に形成された第１
多結晶シリコン抵抗体４および第１多結晶シリコ
ン抵抗体を熱酸化後形成された第２多結晶シリコ
ン抵抗体５を相互に隣り合せに形成し、しかるの
ちにコンタクト３を開け、引き出し導体１および
２、相互接続導体６および７により構成された抵
抗の一実施例である。このような構成とすること
により、従来、多結晶シリコンを写真触刻技術を
用いて形成する際に多結晶シリコンのひげ等で必
要とされる間隔が必要なくなり、半導体装置の面
積を大きくとる必要がないことは明らかである。
すなわち、第１多結晶シリコンを写真触刻技術で
形成した後、酸化膜を形成して後、第２多結晶シ
リコンを形成するため、第１多結晶シリコンと第
２多結晶シリコン間に電気的導通は生じず、この
ため、同一面積に約２倍の抵抗を作ることができ
る。第１多結晶シリコンと第２多結晶シリコンの
間には酸化膜１０が介在するため、電気的導通は
生じない。なお本実施例においては第１多結晶シ
リコン抵抗体と第２多結晶シリコン抵抗体の形状
が同一なものとして説明し、取り出し部には第１
多結晶シリコン抵抗体を用いて説明しているが、
本発明の実施に当つては第１多結晶シリコン抵抗
体と第２多結晶シリコン抵抗体の形状、本数によ
らず、隣接して形成することにあり、特に低周波
数の応用に際しては、第１多結晶シリコン抵抗体
と第２多結晶シリコン抵抗体が互に重なり合うよ
うに形成することも可能である。以上図面を用い
て詳細に説明した如く、本発明を用いれば第１お
よび第２多結晶シリコン抵抗体を用いることによ
り、集積度の高い、製造誤差の少ない半導体装置
が実現でき、半導体装置の応用分野の拡大に有効
である。
第１図および第２図はそれぞれ本発明の実施例
の平面説明図および断面説明図である。 １，２……引出し導体、３……コンタクト、４
……第１多結晶シリコン、５……第２多結晶シリ
コン、６，７……相互接続導体、８……酸化膜、
９……シリコン基板。
の平面説明図および断面説明図である。 １，２……引出し導体、３……コンタクト、４
……第１多結晶シリコン、５……第２多結晶シリ
コン、６，７……相互接続導体、８……酸化膜、
９……シリコン基板。
Claims (1)
- １ シリコン基板を覆う絶縁層上にそれぞれ第１
の多結晶シリコンにより形成された複数の第１抵
抗体と、前記絶縁層上にそれぞれ第２の多結晶シ
リコンにより形成された複数の第２抵抗体とを有
し、前記第１および第２の抵抗体は絶縁膜を介し
て交互に隣接して配置され、所定数の第１および
第２抵抗体でなる合成抵抗値を抵抗値とする抵抗
が形成されていることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090611A JPS58207663A (ja) | 1982-05-28 | 1982-05-28 | 半導体装置 |
| US06/498,030 US4620212A (en) | 1982-05-28 | 1983-05-25 | Semiconductor device with a resistor of polycrystalline silicon |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090611A JPS58207663A (ja) | 1982-05-28 | 1982-05-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58207663A JPS58207663A (ja) | 1983-12-03 |
| JPH0225260B2 true JPH0225260B2 (ja) | 1990-06-01 |
Family
ID=14003271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57090611A Granted JPS58207663A (ja) | 1982-05-28 | 1982-05-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58207663A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6060760A (en) * | 1997-08-13 | 2000-05-09 | Tritech Microelectronics, Ltd. | Optimal resistor network layout |
| US8354724B2 (en) | 2007-03-26 | 2013-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5826666B2 (ja) * | 1975-06-18 | 1983-06-04 | 松下電器産業株式会社 | ハンドウタイソウチノセイゾウホウホウ |
-
1982
- 1982-05-28 JP JP57090611A patent/JPS58207663A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58207663A (ja) | 1983-12-03 |
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