JPH02253460A - 制御システム - Google Patents
制御システムInfo
- Publication number
- JPH02253460A JPH02253460A JP7634089A JP7634089A JPH02253460A JP H02253460 A JPH02253460 A JP H02253460A JP 7634089 A JP7634089 A JP 7634089A JP 7634089 A JP7634089 A JP 7634089A JP H02253460 A JPH02253460 A JP H02253460A
- Authority
- JP
- Japan
- Prior art keywords
- control
- input
- controlled equipment
- output ports
- controller
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004048 modification Effects 0.000 abstract 1
- 238000012986 modification Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 238000007792 addition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はマイクロコンピュータを使用した小規模の制御
システムに係り、特に多種類の機器を制御する場合の制
御技術に関する。
システムに係り、特に多種類の機器を制御する場合の制
御技術に関する。
（従来の技術）
周知のように、マイクロコンピュータを使用し。
た制御システムには、各種規模のものがある。
そのうち中太規模の制御システムでは、規格化されたイ
ンターフェースによる制御方式、例えばＲＣ−２３２Ｃ
インターフエースによるシリアル制御方式、ＣＦ−１１
（Ｇｅ＋１６ｒａｌ Ｆｕｒｐｏｓｅ−１ｎｔｅｒｆａ
ｔｅ Ｂｌｒｓ）インターフェースによるパラレル制御
方式が採用されるが、小規模の制御システムでは、例え
ば第２図に示すように、被制御機器ごとに専用のインタ
ーフェースによる制御方式が採用される。
ンターフェースによる制御方式、例えばＲＣ−２３２Ｃ
インターフエースによるシリアル制御方式、ＣＦ−１１
（Ｇｅ＋１６ｒａｌ Ｆｕｒｐｏｓｅ−１ｎｔｅｒｆａ
ｔｅ Ｂｌｒｓ）インターフェースによるパラレル制御
方式が採用されるが、小規模の制御システムでは、例え
ば第２図に示すように、被制御機器ごとに専用のインタ
ーフェースによる制御方式が採用される。
第２図において、１′は制御機器であり、この制御機器
１′は、マイクロプロセッサ１１と、このマイクロプロ
セッサ１１のアドレスバスとデータバスに接続されるＲ
ＯＭ （プログラムメモリ）１２およびＲＡＭ （デー
タメモリ）１３と、アドレスバスに接続され図外の周辺
デバイスを選択するアドレスデコーダ１４とを基本的に
備え、データバスとリード（ＲＥＡＤ）／ライト（ＷＲ
ＩＴＥ）信号線は図外の周辺デバイスに接続される。そ
して、３白の被制御機器（１８，１９，２０）を制御す
る場合には、１対１に対応して３つの入出力ポート（１
５，１６，１７）が設けられる。各入出力ポートはデー
タバスとリード（ＲＥＡＤ）／ライト（ＷＲＩＴＥ）信
号線に並列に接続され、アドレスデコーダ１４の発する
チップセレクト（Ｃ３）信号によって１つの入出力ポー
トが指定される。
１′は、マイクロプロセッサ１１と、このマイクロプロ
セッサ１１のアドレスバスとデータバスに接続されるＲ
ＯＭ （プログラムメモリ）１２およびＲＡＭ （デー
タメモリ）１３と、アドレスバスに接続され図外の周辺
デバイスを選択するアドレスデコーダ１４とを基本的に
備え、データバスとリード（ＲＥＡＤ）／ライト（ＷＲ
ＩＴＥ）信号線は図外の周辺デバイスに接続される。そ
して、３白の被制御機器（１８，１９，２０）を制御す
る場合には、１対１に対応して３つの入出力ポート（１
５，１６，１７）が設けられる。各入出力ポートはデー
タバスとリード（ＲＥＡＤ）／ライト（ＷＲＩＴＥ）信
号線に並列に接続され、アドレスデコーダ１４の発する
チップセレクト（Ｃ３）信号によって１つの入出力ポー
トが指定される。
（発明が解決しようとする課題）
しかし、小規模システムたる制御システムにおいて、制
御機器側に入出力ポートを設け、これに被制御機器を接
続する方式では、入出力ポートとこれに対応する被制御
機器間を接続する信号線の本数は１つの制御項目に対し
て１本または複数本となるので、制御項目数が多数ある
場合には信号線の本数が増大する。従って、被制御機器
が複数個ある場合には制御機器との間の信号線数は相当
なものとなり、配線が煩雑化する。また、入出力ポート
は専用であるから被制御機器の追加、変更に対し入出力
ポートの追加、変更および信号線の追加を要し、また制
御機器側でソフトウェアの改版による機能追加をしよう
とする場合も同様であり、簡単には対応できない、等の
問題がある。
御機器側に入出力ポートを設け、これに被制御機器を接
続する方式では、入出力ポートとこれに対応する被制御
機器間を接続する信号線の本数は１つの制御項目に対し
て１本または複数本となるので、制御項目数が多数ある
場合には信号線の本数が増大する。従って、被制御機器
が複数個ある場合には制御機器との間の信号線数は相当
なものとなり、配線が煩雑化する。また、入出力ポート
は専用であるから被制御機器の追加、変更に対し入出力
ポートの追加、変更および信号線の追加を要し、また制
御機器側でソフトウェアの改版による機能追加をしよう
とする場合も同様であり、簡単には対応できない、等の
問題がある。
本発明は、このような問題に鑑みなされたもので、その
目的は、制御機器から引き出される信号線の本数を変更
することなく、被制御機器の追加や変更、制御機器のソ
フトウェアの改版による機能の追加や変更に容易に対応
できる小規模システムたる制御システムを提供すること
にある。
目的は、制御機器から引き出される信号線の本数を変更
することなく、被制御機器の追加や変更、制御機器のソ
フトウェアの改版による機能の追加や変更に容易に対応
できる小規模システムたる制御システムを提供すること
にある。
（課題を解決するための手段）
前記目的を達成するために、本発明の制御システムは次
の如き構成を有する。
の如き構成を有する。
即ち、本発明の制御システムは、マイクロコンピュータ
を中心に構成される制御機器と； この制御機器のアド
レスバス、データバスおよび制御信号線に並列に接続さ
れる複数の被制御機器制御部と； を備え、各被制御機
器制御部は、データバスおよび制御信号線に並列に接続
される複数の入出力ポートと； アドレスバスに、接続
され前記複数の入出力ポートの中の１つを指定するアド
レスデコーダと； を備えることを特徴とするものであ
る。
を中心に構成される制御機器と； この制御機器のアド
レスバス、データバスおよび制御信号線に並列に接続さ
れる複数の被制御機器制御部と； を備え、各被制御機
器制御部は、データバスおよび制御信号線に並列に接続
される複数の入出力ポートと； アドレスバスに、接続
され前記複数の入出力ポートの中の１つを指定するアド
レスデコーダと； を備えることを特徴とするものであ
る。
（作 用）
次に、前記の如く構成される本発明の制御システムの作
用を説明する。
用を説明する。
複数の被制御機器制御部のそれぞれは、制御機器から引
き出されるデータバス、アドレスバスおよび制御信号線
に並列に接続される。そして、各被制御機器制御部に設
けられる複数の入出力ポートはアドレスデコーダで選択
指定され、それに接続される被制御機器が制御機器から
の制御を受ける。ここに、被制御機器の追加、変更は被
制御機器制御部における入出力ポートについて行えば良
く、制御機器から引き出される信号線の本数を変更する
ことなく容易になし得る。また、制御機器側でのソフト
ウェアの改版があっても、同様である。そして、制御機
器は被制御機器制御部の任意の入出力ポートを指定でき
るので、汎用性のある制御システムとすることができる
。
き出されるデータバス、アドレスバスおよび制御信号線
に並列に接続される。そして、各被制御機器制御部に設
けられる複数の入出力ポートはアドレスデコーダで選択
指定され、それに接続される被制御機器が制御機器から
の制御を受ける。ここに、被制御機器の追加、変更は被
制御機器制御部における入出力ポートについて行えば良
く、制御機器から引き出される信号線の本数を変更する
ことなく容易になし得る。また、制御機器側でのソフト
ウェアの改版があっても、同様である。そして、制御機
器は被制御機器制御部の任意の入出力ポートを指定でき
るので、汎用性のある制御システムとすることができる
。
（実 施 例）
以下、本発明の実施例を図面を参照して説明する。
第１１３は本発明の一実施例に係る制御システムを示す
０本実施例の制御システムは、従来の制御機器１′から
入出力ポート（１５，１６，１７＞を除外した制御機器
ｌからデータバス、アドレスバスおよびＲＥＡＤ／ＷＲ
ＩＴＥ信号線をそれぞれ外部に引き出し、それに複数の
被制御機器制御部２．同３゜・・・を並列に接続したも
ので、被制御機器（図示せず）は被制御機器制御部を介
して制御機器１の制御を受けるようにしたものである。
０本実施例の制御システムは、従来の制御機器１′から
入出力ポート（１５，１６，１７＞を除外した制御機器
ｌからデータバス、アドレスバスおよびＲＥＡＤ／ＷＲ
ＩＴＥ信号線をそれぞれ外部に引き出し、それに複数の
被制御機器制御部２．同３゜・・・を並列に接続したも
ので、被制御機器（図示せず）は被制御機器制御部を介
して制御機器１の制御を受けるようにしたものである。
各被制御機器制御部（２，３，・・・）には、アドレス
デコーダ２１と、複数の入出力ポート（２２ａ 、 ２
２ ｂ 、 ２２ ｃ 、 −）とを設けである。
デコーダ２１と、複数の入出力ポート（２２ａ 、 ２
２ ｂ 、 ２２ ｃ 、 −）とを設けである。
入出力ポート２２ａ、同２２ｂ、同２２ ｃ 、 −・
・は、データバスとＲＥＡＤ／ＷＲＩＴＥ信号線に並列
に接続される０図外の被制御機器は対応する入出力ポー
トを介してデータバスとＲＥＡＤ／ＷＲＩＴＩ！信号線
に接続されることになる。アドレスデコーダ２１は、ア
ドレスバスに接続され、制御機器１がアドレスバスへ送
出するアドレスデータをデコードして０被制御機器制御
部の入出力ポートの中の１つを指定し、それに接続され
る被制御機器を作動状態にする。
・は、データバスとＲＥＡＤ／ＷＲＩＴＥ信号線に並列
に接続される０図外の被制御機器は対応する入出力ポー
トを介してデータバスとＲＥＡＤ／ＷＲＩＴＩ！信号線
に接続されることになる。アドレスデコーダ２１は、ア
ドレスバスに接続され、制御機器１がアドレスバスへ送
出するアドレスデータをデコードして０被制御機器制御
部の入出力ポートの中の１つを指定し、それに接続され
る被制御機器を作動状態にする。
アドレスの割り付けは例えば次のようにして行う、アド
レスバスは８ビツト構成とし、また制御機器１内のアド
レスデコーダ１４を無視するとすれば、上位４ビツトを
被制御機器制御部の指定用に用い、下位４ビツトをその
被制御機器制御部で使用する入出力ポートの指定用に用
いることができる。これによれば、被制御機器制御部は
１６８設けることができ、また各被制御機器制御部には
１６１１！ｌの入出力ポートを設けることができる。
レスバスは８ビツト構成とし、また制御機器１内のアド
レスデコーダ１４を無視するとすれば、上位４ビツトを
被制御機器制御部の指定用に用い、下位４ビツトをその
被制御機器制御部で使用する入出力ポートの指定用に用
いることができる。これによれば、被制御機器制御部は
１６８設けることができ、また各被制御機器制御部には
１６１１！ｌの入出力ポートを設けることができる。
ここに、被制御機器制御部および被制御機器の追加等に
際して制御機器から引き出される信号線の本数は一定不
変であり、配線の煩雑さはなくなる。また、被制御機器
の追加は被制御機器制御部内の入出力ポートの追加等で
簡単に対応できる。
際して制御機器から引き出される信号線の本数は一定不
変であり、配線の煩雑さはなくなる。また、被制御機器
の追加は被制御機器制御部内の入出力ポートの追加等で
簡単に対応できる。
制御機器１側でソフトウェアの改版があってもハードウ
ェアの変更を要さず簡単に対応できる。
ェアの変更を要さず簡単に対応できる。
（発明の効果）
以上説明したように、本発明の制御システムによれば、
制御機器から直接的に引き出したデータバス、アドレス
バスおよび制御信号線に複数の被制御機器制御部を並列
に接続し、各被制御機器制御部にアドレスデコーダと複
数の入出力ポートとを設けるようにしたので、制御機器
から引き出される信号線の本数を一定にしたまま被制御
機器の追加等を容易に行うことができる。制御機器での
ソフトウェアの改版があっても同様で、ハードウニ・ア
の変更を要しないで簡単に対応できる。さらに、被制御
機器が接続される入出力ポートを制御機器側で任意に指
定できるので、汎用性のある制御システムとすることが
できる、等の効果がある。
制御機器から直接的に引き出したデータバス、アドレス
バスおよび制御信号線に複数の被制御機器制御部を並列
に接続し、各被制御機器制御部にアドレスデコーダと複
数の入出力ポートとを設けるようにしたので、制御機器
から引き出される信号線の本数を一定にしたまま被制御
機器の追加等を容易に行うことができる。制御機器での
ソフトウェアの改版があっても同様で、ハードウニ・ア
の変更を要しないで簡単に対応できる。さらに、被制御
機器が接続される入出力ポートを制御機器側で任意に指
定できるので、汎用性のある制御システムとすることが
できる、等の効果がある。
第１図は本発明の一実ｊ１例に係る制御システムの構成
ブロック図、第２図は従来の制御システムの構成ブロッ
ク図である。 ｌ・・・・・・制御機器、 ２．３・・・・・・被制御
機器制御部、 ２１・・・・・・アドレスデコーダ、２
２ａ、２２ｂ、２２ｃｍ−−−−−人出力ポート。 代理人 弁理士 八 幡 義 博
ブロック図、第２図は従来の制御システムの構成ブロッ
ク図である。 ｌ・・・・・・制御機器、 ２．３・・・・・・被制御
機器制御部、 ２１・・・・・・アドレスデコーダ、２
２ａ、２２ｂ、２２ｃｍ−−−−−人出力ポート。 代理人 弁理士 八 幡 義 博
Claims (1)
- マイクロコンピュータを中心に構成される制御機器と；
この制御機器のアドレスバス、データバスおよび制御信
号線に並列に接続される複数の被制御機器制御部と；を
備え、各被制御機器制御部は、データバスおよび制御信
号線に並列に接続される複数の入出力ポートと；アドレ
スバスに接続され前記複数の入出力ポートの中の１つを
指定するアドレスデコーダと；を備えることを特徴とす
る制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7634089A JPH02253460A (ja) | 1989-03-28 | 1989-03-28 | 制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7634089A JPH02253460A (ja) | 1989-03-28 | 1989-03-28 | 制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02253460A true JPH02253460A (ja) | 1990-10-12 |
Family
ID=13602629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7634089A Pending JPH02253460A (ja) | 1989-03-28 | 1989-03-28 | 制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02253460A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05197666A (ja) * | 1992-01-22 | 1993-08-06 | Nec Corp | Ｃｐｕインターフェース回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6324343A (ja) * | 1986-07-16 | 1988-02-01 | Fujitsu Ltd | Ｉ／ｏアドレスデコ−ド方式 |
-
1989
- 1989-03-28 JP JP7634089A patent/JPH02253460A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6324343A (ja) * | 1986-07-16 | 1988-02-01 | Fujitsu Ltd | Ｉ／ｏアドレスデコ−ド方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05197666A (ja) * | 1992-01-22 | 1993-08-06 | Nec Corp | Ｃｐｕインターフェース回路 |
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