JPH02257241A - メモリアクセス競合改善方式 - Google Patents
メモリアクセス競合改善方式Info
- Publication number
- JPH02257241A JPH02257241A JP3030789A JP3030789A JPH02257241A JP H02257241 A JPH02257241 A JP H02257241A JP 3030789 A JP3030789 A JP 3030789A JP 3030789 A JP3030789 A JP 3030789A JP H02257241 A JPH02257241 A JP H02257241A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- processor
- dual port
- time
- processors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 53
- 238000000034 method Methods 0.000 claims description 5
- 230000009977 dual effect Effects 0.000 abstract description 17
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリに関し、特にマルチプロセッサにおける
共通メモリアクセス競合改善方式に関する。
共通メモリアクセス競合改善方式に関する。
従来、共通メモリのアクセス競合は、一方がアクセス（
読み出し又は書き込み）時に他方が待ち合わせるように
し、矛盾が発生しない様にしている。
読み出し又は書き込み）時に他方が待ち合わせるように
し、矛盾が発生しない様にしている。
上述したように従来の共通メモリのアクセス競合方式で
は、いずれか一方が必ず待ち合わせをしなければならな
い、最近のメモリでは高集積化が進み、メモリアクセス
時に必ず上記の待ち合わせが発生し、システムとしての
スループットが低下している。
は、いずれか一方が必ず待ち合わせをしなければならな
い、最近のメモリでは高集積化が進み、メモリアクセス
時に必ず上記の待ち合わせが発生し、システムとしての
スループットが低下している。
本発明のメモリアクセス競合改善方式は、複数のプロセ
ッサから独立にアクセスされるメモリ回路において、プ
ロセッサ台数分のメモリ回路を持ち、書き込み時には各
メモリ回路を同時に書き替え、読み出し時には該当する
プロセッサのメモリ回路から読み出すようにして構成さ
れる。
ッサから独立にアクセスされるメモリ回路において、プ
ロセッサ台数分のメモリ回路を持ち、書き込み時には各
メモリ回路を同時に書き替え、読み出し時には該当する
プロセッサのメモリ回路から読み出すようにして構成さ
れる。
第１図は本発明の一実施例を示す構成図である。
同図においてメモリアクセス競合改善方式は２白のプロ
セッサ００，１０がデュアルポートメモリ０２，１２を
共有しており、デュアルポートメモリ０２はプロセッサ
ＯＯからのみ読み出し可能でありデュアルポートメモリ
１２はプロセッサ１０からのみ読み出し可能であり、メ
モリ書込みは両方のプロセッサ００．１０からデュアル
ポートメモリ０２．１２のそれぞれに対して可能である
。
セッサ００，１０がデュアルポートメモリ０２，１２を
共有しており、デュアルポートメモリ０２はプロセッサ
ＯＯからのみ読み出し可能でありデュアルポートメモリ
１２はプロセッサ１０からのみ読み出し可能であり、メ
モリ書込みは両方のプロセッサ００．１０からデュアル
ポートメモリ０２．１２のそれぞれに対して可能である
。
なおプロセッサ００はローカルメモリ０１を、プロセッ
サ１０はローカルメモリ１１をそれぞれ有している。
サ１０はローカルメモリ１１をそれぞれ有している。
プロセッサ００側からのメモリ書き込みはＡＮＤ回路０
３及び０４を介してデュアルポートメモリ０２，１２に
対して行われる。この時、待ち合わされるのはプロセッ
サ１０側からのデュアルポートメモリへの書き込みと読
み出しである。ここで同一プロセッサは同時に別の事を
できないので、この時プロセッサ００側からメモリ読み
出し信号は出力しない。
３及び０４を介してデュアルポートメモリ０２，１２に
対して行われる。この時、待ち合わされるのはプロセッ
サ１０側からのデュアルポートメモリへの書き込みと読
み出しである。ここで同一プロセッサは同時に別の事を
できないので、この時プロセッサ００側からメモリ読み
出し信号は出力しない。
またプロセッサ００側からのメモリ読み出しはＡＮＤ回
路０５を介してデュアルポートメモリＯ２に対して行わ
れる。この時、待ち合わされるのはプロセッサ１０側か
らのデュアルポートメモリへの書き込みである。
路０５を介してデュアルポートメモリＯ２に対して行わ
れる。この時、待ち合わされるのはプロセッサ１０側か
らのデュアルポートメモリへの書き込みである。
同様に、プロセッサ１０側からのメモリ書き込みはＡＮ
Ｄ回路１３及び１４を介してデュアルポートメモリ０２
，１２に対して行われる。この時、待ち合わされるのは
プロセッサ００側からのデュアルポートメモリへの書き
込みと読み出しである。
Ｄ回路１３及び１４を介してデュアルポートメモリ０２
，１２に対して行われる。この時、待ち合わされるのは
プロセッサ００側からのデュアルポートメモリへの書き
込みと読み出しである。
またプロセッサ１０側からのメモリ読み出しはＡＮＤ回
路１５を交してデュアルポートメモリ１２に対して行わ
れる。この時、待ち合わされるのはプロセッサ００側か
らのデュアルポートメモリへの書き込みである。
路１５を交してデュアルポートメモリ１２に対して行わ
れる。この時、待ち合わされるのはプロセッサ００側か
らのデュアルポートメモリへの書き込みである。
以上説明した様に、本発明はプロセッサ分のメモリ回路
を用意しデータの読み出し時に各プロセッサ用のメモリ
から個々に読み出せる様にする事により、データの読み
出し時のアクセス競合が発生しなくなり、システムのス
ルーブツトが向上する効果がある。
を用意しデータの読み出し時に各プロセッサ用のメモリ
から個々に読み出せる様にする事により、データの読み
出し時のアクセス競合が発生しなくなり、システムのス
ルーブツトが向上する効果がある。
第１図は本発明の一実施例を示す構成図である。
００．１０・・・プロセッサ、０１．１１・・・ローカ
ルメモリ、０，２ 、、、１２・・・デュアルポートメ
モリ、０３．０４，０５．１３．１４．１５・・・論理
回路。
ルメモリ、０，２ 、、、１２・・・デュアルポートメ
モリ、０３．０４，０５．１３．１４．１５・・・論理
回路。
Claims (1)
- 複数のプロセッサから独立にアクセスされるメモリ回路
において、プロセッサ台数分のメモリ回路を持ち、書き
込み時には各メモリ回路を同時に書き替え、読み出し時
には該当するプロセッサのメモリ回路から読み出すこと
を特徴とするメモリアクセス競合改善方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3030789A JPH02257241A (ja) | 1989-02-08 | 1989-02-08 | メモリアクセス競合改善方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3030789A JPH02257241A (ja) | 1989-02-08 | 1989-02-08 | メモリアクセス競合改善方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02257241A true JPH02257241A (ja) | 1990-10-18 |
Family
ID=12300116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3030789A Pending JPH02257241A (ja) | 1989-02-08 | 1989-02-08 | メモリアクセス競合改善方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02257241A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0573470A (ja) * | 1991-09-12 | 1993-03-26 | Nec Corp | デユアル・ポート記憶装置 |
-
1989
- 1989-02-08 JP JP3030789A patent/JPH02257241A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0573470A (ja) * | 1991-09-12 | 1993-03-26 | Nec Corp | デユアル・ポート記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01320564A (ja) | 並列処理装置 | |
| JPS6113629B2 (ja) | ||
| JPH0546527A (ja) | デユアルポートメモリ回路 | |
| JPS645341B2 (ja) | ||
| JPS60237566A (ja) | プロセツサ間通信方式 | |
| JPH01293456A (ja) | 共有メモリ装置 | |
| JPS6029139B2 (ja) | 処理装置間結合方式 | |
| JPH02257249A (ja) | 情報処理システム | |
| JPH08249289A (ja) | メモリ制御装置およびその制御方法 | |
| JP2606824Y2 (ja) | マルチポートメモリ装置 | |
| JPH01154272A (ja) | マルチプロセッサ装置 | |
| KR960007835B1 (ko) | 다중 프로세서의 공통 메모리 억세스 장치 | |
| JPH0214741B2 (ja) | ||
| JPH086905A (ja) | マルチポートｒａｍのアクセス調停回路 | |
| JPS60247767A (ja) | 共有メモリの読出し書き込み動作の同時入出力方式 | |
| JPH01194052A (ja) | ディジタル信号処理プロセッサのデータ入出力回路 | |
| JPS6095667A (ja) | 外部アドレス空間高速アクセス方式 | |
| JPH02219153A (ja) | メモリとｃｐｕとプロセッサ・エレメントおよびプロセッサ・システム | |
| JPH0454552A (ja) | デュアルポートメモリアクセス方式 | |
| JPS635460A (ja) | 並列計算機 | |
| JPH05204866A (ja) | マルチｃｐｕシステムのデータ交換方式 | |
| JPS63168758A (ja) | マルチバス制御方式 | |
| JPS5921062B2 (ja) | メモリ競合制御方式 | |
| JPH03109660A (ja) | デュアルバスシステムに於けるメモリアクセス制御方式 | |
| JP3437224B2 (ja) | 遅延無効化方式 |