JPH0225931A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプログラム制御方式に関し、特に、
制御記憶より１アクセス単位で読出した命令制御ワード
により複数の実行サイクルのマイクロ命令の処理の制御
を行うマイクロプログラム制一方式に関するものである
。

〔従来の技術〕

マイクロプログラム制御方式の処理装置においては、制
御記憶に格納されているマイクロ命令を１命令ずつ読出
し、このマイクロ命令に基づいて処理装置内の各命令実
行ユニットを動作させることを繰返している。処理装置
の動作速度は、この緑返し動作時間となるため、動作速
度を高めるため、繰返し動作を高速に行う。

このため、マイクロプログラム制御方式の処理装置にお
いては、マイクロ命令の読出しと、命令処理の実行を独
立に動作させるようにして、あるマイクロ命令の実行中
に次に実行すべきマイクロ命令の読出しを行うことで、
見かけ上のマイクロ命令の読出し時間をゼロとする読出
し制御が行われている。しかし、制御記憶に用いるメモ
リのアクセスタイムが、命令実行ユニットの動作時間よ
り遅い場合、１つのマイクロ命令の実行終了から次のマ
イクロ命令の実行開始までの間、マイクロ命令の読出し
時間が表面上に現われ、実行サイクル時間が余分に必要
となり、命令処理の処理速度が遅くなるという問題があ
る。

この問題を解決する一手法として、制御記憶より複数実
行サイクル分のマイクロ命令を同時に読出すようにした
マイクロプログラム制御方式の手法が知られている。こ
の手法によれば、１マイクロ命令の実行サイクルに比べ
てマイクロ命令の読出しサイクルが長い場合であっても
、複数マイクロ命令の実行サイクルで１回の制御記憶ア
クセスが可能であれば、マイクロ命令の実行上、無効サ
イクルの発生を防ぐことができる。ただし、同時に読出
すマイクロ命令数は、マシンサイクル、制御記憶のアク
セスタイム等に応じて決められる。

第４図は、このような複数実行サイクル分のマイクロ命
令を同時に読出すマイクロプログラム制御方式の一例を
説明するタイムチャートである。

第４図のタイムチャートは、２つのマイクロ命令を１ア
クセス単位で読出して命令処理の実行を行う場合の例を
示している。第４図を参照して、このような連続する実
行単位である２マイクロ命令を同時に読出し、マイクロ
命令の処理実行を行う場合の例の説明を続けると、ここ
では、マシンサイクル１，２において連続した実行単位
であるマイクロ命令Ａおよびマイクロ命令Ｂの組を制御
記憶より読出し、３マシンサイクル目でマイクロ命令Ａ
の実行を、次の４マシンサイクル目でマイクロ命令Ｂの
実行を行う。この時、マイクロ命令Ａおよびマイクロ命
令Ｂの実行とオーバーラツプして、次の連続する２つの
マイクロ命令Ｃおよびマイクロ命令りの読出しを行う。

そして、４マシンサイクル目のマイクロ命令Ｂが終了し
た時の次の５マシンサイクル目には、既に読出されてい
るマイクロ命令Ｃを実行し、続いてマイクロ命令りの実
行を行う。また、この時、マイクロ命令Ｃおよびマイク
ロ命令りの実行とオーバーラツプして。

次の連続する２つのマイクロ命令Ｅおよびマイクロ命令
Ｆの読出しを行う。このようにして、各々のマイクロ命
令を連続して実行することができ、命令実行サイクル上
の無効サイクルをなくすことができる。このような手法
では、１回のアクセスで２実行サイクル分のマイクロ命
令を制御記憶より同時に読出す必要があるため、命令制
御ワードのビット幅が大きくなり、制御記憶の記憶容量
や、制御記憶データレジスタの容量等が増大するという
問題が生じる。

このような問題に対しては、例えば、マイクロ命令の特
定フィールドに２重の意味を持たせて、他のフィールド
の指示データにより２重の意味を持つフィールドのどち
らか一方の意味を用いるようにして、フィールド数を減
少させたマイクロプログラム制御方式が提案されている
。特開昭５７−１６１９４０号公報に記載されている中
央処理装置が、このようなマイクロプログラム制御方式
の一例である。このマイクロプログラム制御方式の中央
処理装置においては、マイクロ命令の制御ワードに分岐
制御フィールドと、演算制御／分岐アドレスフィールド
を設け、分岐制御フィールド指示データにより、分岐が
行われる場合には演算制御／分岐アドレスフィールドの
情報を分岐アドレスとして使用し１分岐以外の場合には
、演算制御情報として使用するようにしている。これに
より、マイクロ命令の制御ワードを有効利用し、制御記
憶のビット幅を縮少させている。

〔発明が解決しようとする課題〕

ところで、上述のようなマイクロプログラム制御方式に
おいては、マイクロ命令の制御ワードに分岐制御フィー
ルドと、演算制御／分岐アドレスフィールドが設けられ
１分岐制御フィールド指示データにより、分岐を行う場
合には演算制御／分岐アドレスフィールドの情報を分岐
アドレスとして使用し、分岐以外の場合には演算制御情
報として使用する。このため、マイクロ命令の制御ワー
ドを有効利用でき、制御記憶のビット幅を縮少させるこ
とができる。

しかしながら、こ二では、１つのアクセス単位のマイク
ロ命令の制御ワードの演算制御／分岐アドレスフィール
ド上の情報を分岐アドレス情報または演算制御情報に兼
用するため、マイクロ命令の実行制御で分岐を行う場合
には演算制御を行うことができず、また、同様に演算制
御を行う場合には分岐する実行制御を行うことができず
、マイクロ命令を実行する上での実行効率が低下すると
いう問題があった。

本発明は、上記問題点を解決するためになされたもので
ある。

本発明の目的は、マイクロプログラム制御方式において
、マイクロ命令の実行制御の実行効率の低下を最小限に
おさえ、かつマイクロ命令の制御ワードのビット幅を減
少させることにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

上記目的を達成するため、本発明においては。

制御記憶に格納されたマイクロ命令の制御ワードを読出
して、マイクロ命令の制御を行うマイクロプログラム制
御方式により処理を行う処理装置において、フィールド
制御部と複数の制御フィールド部を設けた制御ワードを
制御記憶より１アクセス単位で読出し、制御ワードによ
り複数の実行サイクルを制御する制御回路と、各実行サ
イクル毎に動作可能な複数の実行ユニットとを備え、制
御ワードのフィールド制御部の内容に基づいて、各制御
フィールド部で作用させる実行ユニットを選択すると共
に、各実行ユニットの実行サイクル指示を行うことを特
徴とする。

〔作用〕

前記手段によれば、制御記憶より１アクセス単位で読出
した制御ワードにより複数の実行サイクルを制御する制
御回路と、各実行サイクル毎に動作可能な複数の実行ユ
ニットとを備えられる。マイクロ命令の制御ワードには
、フィールド制御部と、複数の制御フィールド部が設け
られる。制御フィールド部は、例えば、第１の実行サイ
クルで動作する１つ以上の制御フィールドと、第２の実
行サイクルで動作する１つ以上の制御フィールドに分割
され、フィールド制御部の内容に基づいて、各制御フィ
ールド部で作用させる実行ユニットが選択されると共に
、各実行ユニットの実行サイクル指示が行われる。

これにより、マイクロ命令の実行制御においては、フィ
ールド制御部の内容に基づいて、各制御フィールド部で
作用させる実行ユニットを任意に選択して、実行ユニッ
トの実行サイクル指示を行うので、マイクロ命令の実行
制御を効率よく行うことができる。また、制御フィール
ド部をフィールド制御部に内容により選択して用いるこ
とができるので、マイクロ命令の制御ワードのビット幅
を減少させることができる。

例えば、制御フィールド部は、第２の実行サイクルで動
作する制御フィールドのうち、あらかじめ決められた特
定フィールドが、フィールド制御部の指示により分岐を
行う場合は分岐制御情報。

分岐アドレス情報として使用する制御を行い、分岐を行
わない場合は、第２実行サイクルでは制御フィールドと
して使用する制御を行う。

すなわち、好適な実施態様では、゛制御記憶より１アク
セス単位で読出した制御ワードにより２マシンサイクル
の実行サイクルを制御する制御回路と、各実行サイクル
毎に動作可能な複数の実行ユニットが備えられる。制御
ワードに１個のフィールド制御部と、複数の制御フィー
ルド部を設けられる。制御フィールド部は、第１の実行
サイクルで動作する１つ以上の制御フィールドと、第２
の実行サイクルで動作する１つ以上の制御フィールドに
分割される。そして、第２の実行サイクルで動作する制
御フィールドのうち、あらかじめ決められた特定フィー
ルドは、フィールド制御部の指示により分岐を行う場合
は分岐制御情報９分岐アドレス情報として使用するよう
に制御される。また、分岐が行われない場合は、第２の
実行サイクルでの制御フィールドとして使用するよう制
御される。

このように、マイクロ命令が分岐を伴わない場合、制御
記憶より読出された制御フィールドはそれぞれ第１の実
行サイクル、第２の実行サイクルで実行ユニットにより
動作され、次アドレスとしては現在の制御記憶アドレス
の次の値が選択される。実行制御としては逐次処理によ
り各々の実行ユニットを選択して処理を行う制御で、処
理が進行する。

分岐を伴う場合、第１の実行サイクルは第１実行サイク
ル用の制御フィールドの情報に従って動作すると共に、
フィールド制御部の指示により第２実行サイクル用の制
御フィールドの定められた特定のフィールドで示される
分岐制御情報と分岐アドレス情報により分岐制御が行わ
れる。分岐が成立した場合１分岐アドレス情報により示
されるアドレスより制御記憶が読出されて、処理が続行
される実行制御が行われる。また、分岐が不成立の場合
、第２の実行サイクル用の制御フィールドのうち分岐制
御情報と分岐アドレス情報に用いられなかった残りのフ
ィールドが第２の実行サイクルで実行ユニットにより動
作される。

このような実行制御の動作が行われるため、分岐不成立
時には第２の実行サイクルで制御フィールドの制限が生
ずるが１分岐成立時には制御フィールドの制限が生じな
いので、マイクロ命令の実行制御の実行効率を低下させ
ることなく分岐することができる。これにより１分岐を
含むマイクロ命令の実行効率の低下を最少限におさえて
制御ワードのビット幅を減少することが可能となる。

〔実施例〕

以下、本発明の一実施例を図面を用いて具体的に説明す
る。

第１図は、本発明の一実施例にかかるマイクロプログラ
ム制御方式による処理装置のブロック図である。第１図
において、１は制御記憶部、２は制御記憶データレジス
タ、３はフィールド制御回路部、４は実行サイクル制御
部、５〜７はセレクタである。８〜１０は各フィールド
のマイクロ命令を実行する実行ユニット、１１〜１２は
切替器、１３は分岐制御部である。また、１４はセレク
タ、１５は制御記憶アドレスレジスタ、１６はインクリ
メンタである。

制御記憶部１の１アクセス単位である１つの制御ワード
は、制御記憶データレジスタ２において各々のフィール
ドが分割されて用いられる。すなわち、フィールド制御
部である１個のＸフィールドと、制御フィールド部であ
る６個の制御フィールド、すなわち、第１実行サイクル
用マイクロ命令のＣＯフィールド、ＦＯフィールド、お
よびＬＯフィールドと、第２実行サイクル用マイクロ命
令のＣ１フィールド、Ｆｌフィールド、およびＬ１フィ
ールドに分割され用いられる。制御記憶部１から１アク
セス単位で読出され、制御記憶データレジスタ２にラッ
チされた制御ワードは、実行サイクルが第１実行サイク
ル時には、実行サイクル制御部４の指示により、制御記
憶データレジスタ２のＣＯフィールド、ＦＯフィールド
、ＬＯフィールドがそれぞれセレクタ６．６．７で選択
され、各フィールドの実行ユニット８，９．１０に送ら
れる。同様にして、第２実行サイクル時には、実行サイ
クル制御部４の指示でそれぞれセレクタ５．６．７によ
り、Ｃ１フィールド、Ｆｌフィールド、ＬＬフィールド
が選択され、実行ユニット８．９．１０に送られる。

マイクロ命令が分岐を含まず逐次処理される場合は、制
御記憶アドレスレジスタ１５に格納される制御記憶アド
レスは、インクリメンタ１６により逐次増加され、この
制御記憶アドレスレジスタ１５の制御記憶アドレスに従
って次の制御ワードが制御記憶部１より読み出される。

マイクロ命令が分岐を含む場合は、制御記憶データレジ
スタ２のＸフィールド情報によりフィールド制御回路部
３が動作し、このフィールド制御回路部３の指示により
Ｆ１フィールドの情報は分岐制御情報（Ｔフィールド）
として切替器１１を通じて分岐制御部１３に取り込まれ
る。分岐が成立した場合には、Ｌ１フィールドの情報が
分岐アドレス（Ｂフィールド）として切替器１２．セレ
クタ１４を介して制御記憶アドレスレジスタ１５に取込
まれる。これにより、次の制御ワードの読出しアドレス
データがＢフィールドの分岐アドレスとなり、このアド
レスデータで制御記憶部１の制御ワードが読出され、分
岐が行われる。分岐が不成立の場合には、Ｂフィールド
の分岐アドレスは制御記憶アドレスレジスタ１５に取込
まれず、セレクタ１４を介してインクリメンタ１６から
増加した次のアドレスデータが制御記憶アドレスレジス
タ１５に取込まれる。この場合には、次に第２実行サイ
クルが動作し、第２実行サイクル用制御フィールドのう
ちの０１フイールドのみが実行ユニット８へ送出される
。

第２図は、分岐制御を伴うマイクロ命令の実行制御を説
明するための制御ワードの一例を示す図である。また、
第３ａ図および第３ｂ図は、分岐制御を伴うマイクロ命
令の実行制御を説明するためのタイムチャートである。

マイクロ命令の制御ワードが、第２図に示すように、制
御記憶部１のアドレスＮＯ〜Ｎ２．Ｎ５〜Ｎ６．ＢＯ〜
Ｂ１に、記憶されており、これらの制御ワードにより、
マイクロ命令処理の実行制御を行う場合を例にして説明
する。

第３ａ図を参照する。マシンサイクル１，２において、
制御記憶アドレスレジスタ１５のアドレスデータＮＯに
より、制御記憶部１からの読出し動作が行われ、読出さ
れた制御ワードＣ０ＦＯＬＯＣＩＦＩＬＩの実行制御が
、マシンサイクル３゜４において行われる。マシンサイ
クル３においては、実行サイクル制御部４が論理“０″
信号を出力し、マシンサイクル３が第１実行サイクルで
あることを指示し、セレクタ５，６．７を制御して第１
実行サイクルの制御フィールドＣ０ＦＯＬＯの実行を実
行ユニット８，９．１０で行う。次のマシンサイクル４
では、実行サイクル制御部４が論理１′１”信号を出力
し、マシンサイクル４が第２実行サイクルであることを
指示するため、セレクタ５，６．７の制御により第２実
行サイクルの各制御フィールドＣＩ　Ｆ　Ｉ　Ｌ　１の
実行を実行ユニット８，９．１０で行う。マシンサイク
ル３，４においては、この時、制御記憶アドレスレジス
タ１５のアドレスデータがアドレスＮ１に更新され、こ
のアドレスデータＮ１により、次の制御ワードの制御記
憶部１からの読出し動作が行われる。この読出し動作で
読出された第２の制御ワードＣ２Ｆ２Ｌ２Ｃ３ＴＯＢＯ
の実行制御は、次のマシンサイクル５，６で行われる。

第２の制御ワードＣ２Ｆ２Ｌ２Ｃ３ＴＯＢＯは分岐を含
むものであることが、フィールド制御を指示するＸフィ
ールドの論理１１１　′１により指示されているので、
マシンサイクル５，６においては、フィールド制御回路
部３が論理１（１７２信号を出力し１分岐を含む第２の
制御ワードＣ２Ｆ２Ｌ２Ｃ３ＴＯＢＯの実行制御を行う
。

マシンサイクル５においては、実行サイクル制御部４が
論理“０”信号を出力し、マシンサイクル５が第１実行
サイクルであることを指示している。この場合、セレク
タ５，６．７が制御され、第１実行サイクルの制御フィ
ールドＣ２Ｆ２Ｌ２の実行制御が実行ユニット８，９．
１０により行われる。一方、この時、マシンサイクル５
が第１実行サイクルであることを指示しているが、フィ
ールド制御回路部３が論理１１１　ＩＴ倍信号出力して
おり、第２実行サイクルの制御フィールドＴｏの情報が
、分岐制御を行う情報として、切替器１１を介して分岐
制御部１３に加えられる。そして、このマシンサイクル
５で分岐制御部１３の動作が行われる。

この場合、分岐は不成立であるので、制御記憶アドレス
レジスタ１５はアドレスＮ２に更新され、このアドレス
データＮ２により、次の制御ワードの制御記憶部工から
の読出し動作が行わ九ることになる。次のマシンサイク
ル６では、実行サイクル制御部４が論理ｉｔ　１　＋を
信号を出力し、マシンサイクル６が第２実行サイクルで
あることを指示し。

セレクタ５，６．７を制御するが、この場合、セレクタ
６．７には第２実行サイクルの制御フィールドの情報が
加えられておらず、実行ユニット８のみが、制御フィー
ルドＣ３の実行を行う。マシンサイクル６の終了時には
、この時、上述のように既に制御記憶アドレスレジスタ
１５がアドレスＮ２に更新されて、このアドレスデータ
Ｎ２により。

次の制御ワードＣ４Ｆ４Ｌ４Ｃ５Ｆ５Ｌ５がの制御記憶
部工から読出されており１図示しないが。

次のマシンサイクル７．８において、マシンサイクル３
，４と同様な実行制御の動作が行われることになる。

次に、分岐を含む制御ワードによるマイクロ命令の実行
制御で、分岐が成立する場合を、第３ｂ図を参照して説
明するゆ マシンサイクルｉｏ、ｉｉにおいて、制御記憶アドレス
レジスタ１５のアドレスデータＮ５により、制御記憶部
１からの読出し動作が行われ、読出された制御ワードＣ
６Ｆ６Ｌ６Ｃ７ＴＩＢＯの実行制御が、マシンサイクル
１２．１３において行われる。マシンサイクル１２にお
いては、実行サイクル制御部４が論理ｘｉ　Ｏｈｐ倍信
号出力し、マシンサイクル１２が第１実行サイクルであ
ることを指示している。この場合、セレクタ５，６．７
が制御され、第１実行サイクルの制御フィールドＣ６Ｆ
６Ｌ６の実行制御が実行ユニット８，９．１０により行
われる。この時、マシンサイクル１２が第１実行サイク
ルであることを指示しているが、フィールド制御回路部
３が論理１１１　ＩＩ倍信号出力しており、第２実行サ
イクルの制御フィールドＴ１の情報が、分岐制御を行う
情報として、切替器１１を介して分岐制御部１３に加え
られる。そして、マ、シンサイクル１２で分岐制御部１
３の動作が行われて、この場合１分岐は成立と判定され
ると、分岐制御部１３の動作により切替器１２．セレク
タ１４を介して、制御記憶アドレスレジスタ１５には、
第２実行サイクルの制御フィールド（Ｌｌ）からの情報
のアドレスデータが読込まれ、アドレスＢＯに更新され
る。このアドレスデータＢＯにより、次の制御ワードの
制御記憶部１からの読出し動作が行われることになる。

この場合、次のマシンサイクル１３では、実行サイクル
制御部４が論理１１１　Ｉ＋倍信号出力し、マシンサイ
クル６が第２実行サイクルであることを指示するが、こ
の第２実行サイクルで行う制御フィールドの実行制御は
分岐制御であって、既に処理が終了しているので、セレ
クタ５を介して第２実行サイクルの制御フィールドＣ７
が実行ユニット８に加えられるが、この制御フィールド
Ｃ７の実行は無効とされる。

マシンサイクル１３の終了時には、この時、上述のよう
に既に制御記憶アドレスレジスタ１５が分岐先アドレス
のアドレスＢＯに更新されて、このアドレスデータＢＯ
により１次の制御ワードＣｌ０ＦＬＯＬＩＯＣＩＩＦＩ
ＩＬＩＩかの制御記憶部１から読出されており、次のマ
シンサイクル１４．１５において、マシンサイクル３，
４と同様な実行制御の動作が行われることになる。

このように、本実施例のマイクロプログラム制御方式で
は、マイクロ命令の実行制御で分岐を行う場合にも演算
制御を行うことができ、また、演算制御を行う場合にも
分岐する実行制御を行うことができるので、マイクロ命
令を実行する上での実行効率が低下することはない。ま
た、フィールド制御回路部３の制御により、Ｆ１フィー
ルドを分岐制御情報のＴフィールドとして用い、Ｌ　Ｌ
フィールドを分岐アドレス情報のＢフィールドとして兼
用して用いる構成としているので、制御ワードの幅を減
少させることができる。

以上１本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

〔発明の効果〕

以上、説明したように、本発明によれば、マイクロ命令
の実行制御を行う場合に、分岐を含むマイクロ命令の実
行制御の実行効率の低下を最小限におさえ、かつ制御記
憶ワードのビット幅を減少することができるので、シス
テムを経済的に構築できるという効果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例にかかるマイクロプログラ
ム制御方式による処理装置のブロック図、第２図は１分
岐制御を伴うマイクロ命令の実行制御を説明するための
制御ワードの一例を示す図、第３ａ図および第３ｂ図は
、分岐制御を伴うマイクロ命令の実行制御を説明するた
めのタイムチャート、 第４図は、従来の複数実行サイクル分のマイクロ命令を
同時に読出すマイクロプログラム制御方式の一例を説明
するタイムチャートである。 図中、１・・・制御記憶部、２・・・制御記憶データレ
ジスタ、３・・・フィールド制御回路部、４・・・実行
サイクル制御部、５〜７，１４・・・セレクタ、８〜１
０・・・実行ユニット、１１〜１２・・・切替器、１３
・・・分岐制御部、１５・・・制御記憶アドレスレジス
ダ、１６・・・インクリメンタ。 慎１ 回

Claims (1)

1. 【特許請求の範囲】 １、制御記憶に格納されたマイクロ命令の制御ワードを
   読出して、マイクロ命令の制御を行うマイクロプログラ
   ム制御方式により処理を行う処理装置において、フィー
   ルド制御部と複数の制御フィールド部を設けた制御ワー
   ドを制御記憶より１アクセス単位で読出し、制御ワード
   により複数の実行サイクルを制御する制御回路と、各実
   行サイクル毎に動作可能な複数の実行ユニットとを備え
   、制御ワードのフィールド制御部の内容に基づいて、各
   制御フィールド部で作用させる実行ユニットを選択する
   と共に、各実行ユニットの実行サイクル指示を行うこと
   を特徴とするマイクロプログラム制御方式。 ２、制御記憶より１アクセス単位で読出した制御ワード
   により２マシンサイクルの実行サイクルを制御する制御
   回路と、各実行サイクル毎に動作可能な複数の実行ユニ
   ットとを備え、制御ワードに１個のフィールド制御部と
   、複数の制御フィールド部を設け、制御フィールド部は
   、第１実行サイクルで動作する１つ以上の制御フィール
   ドと、第２実行サイクルで動作する１つ以上の制御フィ
   ールドに分割され、第２実行サイクルで動作する制御フ
   ィールドのうち、あらかじめ決められた特定フィールド
   は、フィールド制御部の指示により分岐を行う場合は分
   岐制御情報、分岐アドレス情報として使用する制御を行
   い、分岐を行わない場合は、第２実行サイクルでの制御
   フィールドとして使用する制御を行うことを特徴とする
   マイクロプログラム制御方式。