JPH0226032A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0226032A JPH0226032A JP63175705A JP17570588A JPH0226032A JP H0226032 A JPH0226032 A JP H0226032A JP 63175705 A JP63175705 A JP 63175705A JP 17570588 A JP17570588 A JP 17570588A JP H0226032 A JPH0226032 A JP H0226032A
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- semiconductor thin
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/202—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials
- H10P30/204—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials into Group IV semiconductors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/40—Resistors
- H10D1/47—Resistors having no potential barriers
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
- H10D64/0111—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors
- H10D64/0113—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors the conductive layers comprising highly doped semiconductor materials, e.g. polysilicon layers or amorphous silicon layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
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- Y10S148/01—Bipolar transistors-ion implantation
Landscapes
- Bipolar Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関するもので、特に、
バイポーラ型あるいは電界効果型集積回路のトランジス
タなどに用いられる多結晶半導体と単結晶半導体基板中
に形成された高濃度の不純物を含んだ半導体領域との接
続における電気的特性を改良する製造方法に係るもので
ある。
バイポーラ型あるいは電界効果型集積回路のトランジス
タなどに用いられる多結晶半導体と単結晶半導体基板中
に形成された高濃度の不純物を含んだ半導体領域との接
続における電気的特性を改良する製造方法に係るもので
ある。
従来の技術
バイポーラ型あるいは電界効果型等の半導体集積回路に
おいて、構成素子の微細化の達成のため、多結晶半導体
を用いることの有用性が認められてきている。例えば、
シリコン半導体バイポーラ技術の分野においては、多結
晶シリコンを微細な配線材あるいは浅い接合の拡散源と
して用いることが一般的手法となってきており、特に、
高速化に適した微細な平面寸法のエミッタ領域を形成す
る手段としてポリシリコンの電極引出しが、必須の技術
となってきている。
おいて、構成素子の微細化の達成のため、多結晶半導体
を用いることの有用性が認められてきている。例えば、
シリコン半導体バイポーラ技術の分野においては、多結
晶シリコンを微細な配線材あるいは浅い接合の拡散源と
して用いることが一般的手法となってきており、特に、
高速化に適した微細な平面寸法のエミッタ領域を形成す
る手段としてポリシリコンの電極引出しが、必須の技術
となってきている。
多結晶シリコンからヒ素を拡散したエミッターの例とし
て、本出願人等が開示した方式であるセルファラインド
ダブルディヒュージｅン ポリシリコン テクノロジ
ー（Ｓｅｌｆ−ａｌｆｇｎｅｄ ＤｏｕｂｌｅＤｉｆｆ
ｕｓｉｏｎ ｐｏｌｙｓｌｌｌｃｏｎ ｔｅｃｈｎｏ
ｌｏｇｙ；５ＤＤ） （菊池他、１９８８年インターナ
シ−ナル エレクトロン デバイス ミーティング テ
クニカルダイジェスト オブ ペーパーズ ４２０頁−
４２３頁（Ｋｌｋｕｃｈｉ ｅｔａｌ、、 Ｉｎｔ
ｅｒｎａｔｌｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃ
ｅ Ｍｅｅｔｉｎｇ Ｔｅｃｈｎｉｃａｌ Ｄｌｇｅｓ
ｔ ｏｆ Ｐａｐｅｒｓ ｐｐ、４２０−４２３．１９
８Ｇ） ）がある。この場合、約３００ナノ・メータの
厚さのポリシリコンに打ち込まれた１×１０”／ｃｍ２
のヒ素を９００℃３０分の熱拡散させることにより、接
合の深さが約５０ナノ・メータの浅いエミッターが形成
された。さらには、本出願人等の他の実験データーによ
ると、第５図に示されているように、同様のポリシリコ
ン薄膜を用いて、ヒ素を比較的高い温度（１０００℃２
０分）の熱処理にて拡散させ、接合の深さが約１８０ナ
ノ・メータのエミッタを形成した。一方、さらに深いエ
ミッタを形成する時には、さらに高温と長時間の拡散を
必要とするため、通常、先行する工程で形成されている
ベース等の半導体領域が深く拡散されすぎ高速性に適し
たトランジスタの構造が実現されにくくなることが知ら
れている。すなわち、この様に高速性に優れた１８０ナ
ノ・メータの深さのエミッタを形成する比較的高い温度
（１０００’ｃ２０分）の過程において、予めボロン等
のイオン注入により形成されていたベース領域の深さが
、４００〜５００ナノ・メータ以上と大きくなる。例え
ば、現状の市販のイオン注入機において、最も安定でバ
ラツキの少ない最小の注入加速エネルギーで（例えば、
２５ＫｅＶ）、Ｐ型のベース領域を形成した場合、ベー
スの接合深さは、約５’００ナノ・メータとなり、この
時、エミッタの深さを１８０ナノ・メータとすると、ベ
ース幅が、約３２０十ノ・メータのトランジスタが形成
される。ベース幅３２０ナノ・メータのトランジスタの
典型的なコレクタ遮断周波数（ｆマ）は、約５ＧＨｚと
なるが、さらに高性能°なｆｖがｌ０ＧＨ２のトランジ
スタを容易に製造するには、ベース幅を！ＯＯ〜２００
ナノ舎メータにする必要がある。この場合、ポリシリコ
ンからの拡散により形成されるエミッタの目標の深さは
、約３００ナノ・メータとなり、非常に高温で長時間の
熱処理が必要となり、実際には、意に反してベースの深
さが、かなり深くなってしまう。この方式では、ベース
幅１００〜２００ナノ・メータのトランジスタの実現性
がない。
て、本出願人等が開示した方式であるセルファラインド
ダブルディヒュージｅン ポリシリコン テクノロジ
ー（Ｓｅｌｆ−ａｌｆｇｎｅｄ ＤｏｕｂｌｅＤｉｆｆ
ｕｓｉｏｎ ｐｏｌｙｓｌｌｌｃｏｎ ｔｅｃｈｎｏ
ｌｏｇｙ；５ＤＤ） （菊池他、１９８８年インターナ
シ−ナル エレクトロン デバイス ミーティング テ
クニカルダイジェスト オブ ペーパーズ ４２０頁−
４２３頁（Ｋｌｋｕｃｈｉ ｅｔａｌ、、 Ｉｎｔ
ｅｒｎａｔｌｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃ
ｅ Ｍｅｅｔｉｎｇ Ｔｅｃｈｎｉｃａｌ Ｄｌｇｅｓ
ｔ ｏｆ Ｐａｐｅｒｓ ｐｐ、４２０−４２３．１９
８Ｇ） ）がある。この場合、約３００ナノ・メータの
厚さのポリシリコンに打ち込まれた１×１０”／ｃｍ２
のヒ素を９００℃３０分の熱拡散させることにより、接
合の深さが約５０ナノ・メータの浅いエミッターが形成
された。さらには、本出願人等の他の実験データーによ
ると、第５図に示されているように、同様のポリシリコ
ン薄膜を用いて、ヒ素を比較的高い温度（１０００℃２
０分）の熱処理にて拡散させ、接合の深さが約１８０ナ
ノ・メータのエミッタを形成した。一方、さらに深いエ
ミッタを形成する時には、さらに高温と長時間の拡散を
必要とするため、通常、先行する工程で形成されている
ベース等の半導体領域が深く拡散されすぎ高速性に適し
たトランジスタの構造が実現されにくくなることが知ら
れている。すなわち、この様に高速性に優れた１８０ナ
ノ・メータの深さのエミッタを形成する比較的高い温度
（１０００’ｃ２０分）の過程において、予めボロン等
のイオン注入により形成されていたベース領域の深さが
、４００〜５００ナノ・メータ以上と大きくなる。例え
ば、現状の市販のイオン注入機において、最も安定でバ
ラツキの少ない最小の注入加速エネルギーで（例えば、
２５ＫｅＶ）、Ｐ型のベース領域を形成した場合、ベー
スの接合深さは、約５’００ナノ・メータとなり、この
時、エミッタの深さを１８０ナノ・メータとすると、ベ
ース幅が、約３２０十ノ・メータのトランジスタが形成
される。ベース幅３２０ナノ・メータのトランジスタの
典型的なコレクタ遮断周波数（ｆマ）は、約５ＧＨｚと
なるが、さらに高性能°なｆｖがｌ０ＧＨ２のトランジ
スタを容易に製造するには、ベース幅を！ＯＯ〜２００
ナノ舎メータにする必要がある。この場合、ポリシリコ
ンからの拡散により形成されるエミッタの目標の深さは
、約３００ナノ・メータとなり、非常に高温で長時間の
熱処理が必要となり、実際には、意に反してベースの深
さが、かなり深くなってしまう。この方式では、ベース
幅１００〜２００ナノ・メータのトランジスタの実現性
がない。
一方、バイポーラトランジスタで採用されているエミッ
タ・ベース接合の形成方法として、ヒ素（Ａｓ）等の不
純物をＰ型のベース中に、直接にイオン注入する方式が
ある。例えば、第６図に示されているように、Ｉ Ｘ
１０ ”／ ｃ ｍ”のヒ素を注入加速エネルギー５０
ＫｅＶにて、シリコン中に直接イオン注入し、１０００
℃にて熱処理をした。拡散時間６０分（ｔ＝６０分）の
熱処理後のエミッタの深さは約４３０ナノ拳メータ、同
じく、２０分（ｔ＝２０分）の深さは約２８０ナノ会メ
ータ、熱処理をしない時、すなわち、注入直後（ｔ＝０
分）・の深さは約１００ナノ・メータであった。第５図
に示されているように、ヒ素をｔｏｏｏ℃の２０分の熱
処理にてポリシリコンから拡散させたエミッタの深さは
約１８０ナノ・メータであったが、第６図のように、ヒ
素をシリコン中に直接イオン注入し、第５図と同じ条件
、１０００℃２０分の熱処理をしたエミッタの深さは約
２８０ナノ・メータでポリシリコンから拡散させたエミ
ッタの深さよりも、８０ナノ・メータ 深くできた。
タ・ベース接合の形成方法として、ヒ素（Ａｓ）等の不
純物をＰ型のベース中に、直接にイオン注入する方式が
ある。例えば、第６図に示されているように、Ｉ Ｘ
１０ ”／ ｃ ｍ”のヒ素を注入加速エネルギー５０
ＫｅＶにて、シリコン中に直接イオン注入し、１０００
℃にて熱処理をした。拡散時間６０分（ｔ＝６０分）の
熱処理後のエミッタの深さは約４３０ナノ拳メータ、同
じく、２０分（ｔ＝２０分）の深さは約２８０ナノ会メ
ータ、熱処理をしない時、すなわち、注入直後（ｔ＝０
分）・の深さは約１００ナノ・メータであった。第５図
に示されているように、ヒ素をｔｏｏｏ℃の２０分の熱
処理にてポリシリコンから拡散させたエミッタの深さは
約１８０ナノ・メータであったが、第６図のように、ヒ
素をシリコン中に直接イオン注入し、第５図と同じ条件
、１０００℃２０分の熱処理をしたエミッタの深さは約
２８０ナノ・メータでポリシリコンから拡散させたエミ
ッタの深さよりも、８０ナノ・メータ 深くできた。
この場合、シリコン中の不純物ヒ素の量は、直接にイオ
ン注入しｈ方が多くなるので、エミッタ抵抗を小さ（で
き、−好ましい。また、直接のイオン注入にてエミッタ
を形成した場合、ＡＩ等の電極の取り゛出し方について
は、エミッタの表面からポリシリコン等の多結晶半導体
の電極を中間層に用いず、直接に金属電極を取り出すこ
とが一般的になっている。
ン注入しｈ方が多くなるので、エミッタ抵抗を小さ（で
き、−好ましい。また、直接のイオン注入にてエミッタ
を形成した場合、ＡＩ等の電極の取り゛出し方について
は、エミッタの表面からポリシリコン等の多結晶半導体
の電極を中間層に用いず、直接に金属電極を取り出すこ
とが一般的になっている。
発明が解決しようとする課題
第５図に示されたようなポリシリコンからの拡散にてエ
ミッタを形成する時の問題点として、ポリシリコンと単
結晶シリコンの間に、自然に存在する薄いシリコン酸化
膜の影響があげられる。この自然酸化膜は、ポリシリコ
ン、アモルファスシリコン等の非単結晶薄膜の堆積時に
、約２ナノ・−メ−夕以下の厚さで成長し、この厚みが
厚くなることより、エミッタの拡散される深さが浅くな
ったりして不安定となり、さらには、この酸化膜が厚く
なったりすると、エミッタの直列抵抗が増大し、トラン
ジスタ特性の悪化やバラツキが生じる。
ミッタを形成する時の問題点として、ポリシリコンと単
結晶シリコンの間に、自然に存在する薄いシリコン酸化
膜の影響があげられる。この自然酸化膜は、ポリシリコ
ン、アモルファスシリコン等の非単結晶薄膜の堆積時に
、約２ナノ・−メ−夕以下の厚さで成長し、この厚みが
厚くなることより、エミッタの拡散される深さが浅くな
ったりして不安定となり、さらには、この酸化膜が厚く
なったりすると、エミッタの直列抵抗が増大し、トラン
ジスタ特性の悪化やバラツキが生じる。
まず、この自然酸化膜による不安定性を除去することが
、本発明の第１の課題である。この問題は、第６図のよ
うなイオン注入にて深いエミッタを先に形成してからポ
リシリコン、アモルファスシリコン等の非単結晶性の電
極をこのエミッタから引き出す時に、さらに困難さを増
大させる。すなわち、ヒ素等の高濃度の表面不純物を含
んだシリコン表面にポリシリコンを堆積させる時、自然
酸化膜が、低濃度の表面不純物を含んだシリコン表面の
時よりも厚く成長し、これにより、エミッタと堆積した
ポリシリコンとのオーミック接触をさらに悪化させ、急
激にエミッタ抵抗を増大させるためである。
、本発明の第１の課題である。この問題は、第６図のよ
うなイオン注入にて深いエミッタを先に形成してからポ
リシリコン、アモルファスシリコン等の非単結晶性の電
極をこのエミッタから引き出す時に、さらに困難さを増
大させる。すなわち、ヒ素等の高濃度の表面不純物を含
んだシリコン表面にポリシリコンを堆積させる時、自然
酸化膜が、低濃度の表面不純物を含んだシリコン表面の
時よりも厚く成長し、これにより、エミッタと堆積した
ポリシリコンとのオーミック接触をさらに悪化させ、急
激にエミッタ抵抗を増大させるためである。
本発明の第２の課題は、比較的深い所定の深さの接合を
、比較的低い拡散温度と短い時間で形成する点にある。
、比較的低い拡散温度と短い時間で形成する点にある。
エミッタ等の所望の深さの接合を、比較的低い拡散温度
と短い時間で形成できれば、ベース等の不純物のプロフ
ァイルを変化させずに高速性に優れた狭いベース幅のト
ランジスタの構造を実現できる。例えば、第５図のよう
な方法にて、約３００ナノ・メータの深さのエミッタを
形成するためには、１００ｉｌ１°Ｃ約６０分の長時間
の熱処理を必要とし、この時、同時に形成されるベース
領域は、深く拡散されてしまい高速性に適したトランジ
スタの構造が実現できない。
と短い時間で形成できれば、ベース等の不純物のプロフ
ァイルを変化させずに高速性に優れた狭いベース幅のト
ランジスタの構造を実現できる。例えば、第５図のよう
な方法にて、約３００ナノ・メータの深さのエミッタを
形成するためには、１００ｉｌ１°Ｃ約６０分の長時間
の熱処理を必要とし、この時、同時に形成されるベース
領域は、深く拡散されてしまい高速性に適したトランジ
スタの構造が実現できない。
すなわち、本発明は、半導体装置における単結晶シリコ
ン等の半導体基板中に、エミッタ等の半導体領域を形成
し、かつ、このエミッタ領域の表面からポリシリコン等
の非単結晶半導体の電極を引き出す時に、自然酸化膜の
影響をなくしながら、比較的低い拡散温度と短い時間で
所望の深さのエミッタを形成することを課題とし、これ
を解決する新しい半導体装置の製造方法を提供するもの
である。
ン等の半導体基板中に、エミッタ等の半導体領域を形成
し、かつ、このエミッタ領域の表面からポリシリコン等
の非単結晶半導体の電極を引き出す時に、自然酸化膜の
影響をなくしながら、比較的低い拡散温度と短い時間で
所望の深さのエミッタを形成することを課題とし、これ
を解決する新しい半導体装置の製造方法を提供するもの
である。
課題を解決するための手段
この課題を解決するために本発明は、第１導電型の単結
晶性の半導体層上に絶縁膜を形成する工程と、前記半導
体層中に第２導電型の第１の半導体領域を形成する工程
と、前記第１の半導体領域の表面上の絶縁膜に、少なく
とも１つ以上の開口を形成する工程と、前記開口内の第
１の半導体領域の表面に非単結晶性の第１の半導体薄膜
を形成する工程と、前記第１の半導体薄膜を介して、第
１導電型の不純物を注入することにより、前記第１の半
導体領域中に第１導電型の第２の半導体領域を、少なく
とも１つ以上、形成する工程と、前記第１の半導体薄膜
上に非単結晶性の第２の半導体薄膜を形成する工程と、
前記第２の半導体薄膜に第１の導電型の不純物を含ませ
る工程からなる半導体装置の製造方法を提供する。
晶性の半導体層上に絶縁膜を形成する工程と、前記半導
体層中に第２導電型の第１の半導体領域を形成する工程
と、前記第１の半導体領域の表面上の絶縁膜に、少なく
とも１つ以上の開口を形成する工程と、前記開口内の第
１の半導体領域の表面に非単結晶性の第１の半導体薄膜
を形成する工程と、前記第１の半導体薄膜を介して、第
１導電型の不純物を注入することにより、前記第１の半
導体領域中に第１導電型の第２の半導体領域を、少なく
とも１つ以上、形成する工程と、前記第１の半導体薄膜
上に非単結晶性の第２の半導体薄膜を形成する工程と、
前記第２の半導体薄膜に第１の導電型の不純物を含ませ
る工程からなる半導体装置の製造方法を提供する。
作用
本発明の方法による各手段により、次のような作用が得
られた。
られた。
（１）ポリシリコン等の薄い膜厚の第１の半導体薄膜を
介して、第１導電型の不純物を注入することにより、ベ
ース等の第１の半導体領域中にエミッタ等の第１導電型
の第２の半導体領域を深く形成するので、自然酸化膜の
影響をなくしながら、比較的低い拡散温度と短い時間で
所望の深さのエミッタを形成することができた。
介して、第１導電型の不純物を注入することにより、ベ
ース等の第１の半導体領域中にエミッタ等の第１導電型
の第２の半導体領域を深く形成するので、自然酸化膜の
影響をなくしながら、比較的低い拡散温度と短い時間で
所望の深さのエミッタを形成することができた。
（２）ポリシリコン等の薄い膜厚の第１の半導体薄膜を
介して、第１導電型の不純物を注入することにより、ポ
リシリコン等の半導体薄膜とベース等の単結晶性の第１
の半導体領域との間に生じた自然酸化膜を、ある程度破
砕できたので、引出し電極となる半導体薄膜とエミッタ
等の第１導電型の第２の半導体領域との間のオーミック
接触を改善でき、これによりエミッタの直列抵抗を下げ
ることができた。
介して、第１導電型の不純物を注入することにより、ポ
リシリコン等の半導体薄膜とベース等の単結晶性の第１
の半導体領域との間に生じた自然酸化膜を、ある程度破
砕できたので、引出し電極となる半導体薄膜とエミッタ
等の第１導電型の第２の半導体領域との間のオーミック
接触を改善でき、これによりエミッタの直列抵抗を下げ
ることができた。
（３）ポリシリコン等の第１の半導体薄膜上にポリシリ
コン等の非単結晶性の第２の半導体薄膜を形成できるの
で、引出し電極となる第２の半導体薄膜の厚みを、任意
に所望の厚みで形成でき、さらには、次のような作用が
生じた。エミッタ等の半導体領域上に形成された約３０
０ナノ・メータの厚みの第１導電型（例えば、Ｎ型）の
ポリシリコン等の第２の半導体薄膜の存在により、ベー
スからエミッタ中に注入されたホールをさらに、このポ
リシリコン等の第２の半導体薄膜中までも拡散できるた
め、この第２のポリシリコン上に形成されている金属電
極にまで、直接にホールが到達されなくなったので、ホ
ール電流、すなわち、ベース電流が減少したため、トラ
ンジスタの電流増幅率が増大し改善された。
コン等の非単結晶性の第２の半導体薄膜を形成できるの
で、引出し電極となる第２の半導体薄膜の厚みを、任意
に所望の厚みで形成でき、さらには、次のような作用が
生じた。エミッタ等の半導体領域上に形成された約３０
０ナノ・メータの厚みの第１導電型（例えば、Ｎ型）の
ポリシリコン等の第２の半導体薄膜の存在により、ベー
スからエミッタ中に注入されたホールをさらに、このポ
リシリコン等の第２の半導体薄膜中までも拡散できるた
め、この第２のポリシリコン上に形成されている金属電
極にまで、直接にホールが到達されなくなったので、ホ
ール電流、すなわち、ベース電流が減少したため、トラ
ンジスタの電流増幅率が増大し改善された。
（４）さらには、フィールド膜となる酸化膜等の絶縁膜
上で、第１の半導体薄膜を除去し、この部分に所望の膜
厚の第２の半導体薄膜のリボン状パターンを形成するこ
とにより、高精度の抵抗体を形成できた。第１の半導体
薄膜をエミッタ等が形成された開口上にのみ残置させ、
この残置された第１の半導体薄膜から第２の半導体薄膜
のリボン状パターンを直接に引き出す方法を用いて、微
細な寸法の高精度の抵抗体を持った配線回路領域を実現
できた。
上で、第１の半導体薄膜を除去し、この部分に所望の膜
厚の第２の半導体薄膜のリボン状パターンを形成するこ
とにより、高精度の抵抗体を形成できた。第１の半導体
薄膜をエミッタ等が形成された開口上にのみ残置させ、
この残置された第１の半導体薄膜から第２の半導体薄膜
のリボン状パターンを直接に引き出す方法を用いて、微
細な寸法の高精度の抵抗体を持った配線回路領域を実現
できた。
実施例
本発明の方法をバイポーラＮＰＮ）ランジスタの主要部
の製造方法に適用した第、１の実施例を第１図（ａ）−
（ｄ）を用いて説明する。
の製造方法に適用した第、１の実施例を第１図（ａ）−
（ｄ）を用いて説明する。
第１図（ａ）のごとく、Ｐ型のシリコン半導体基板１０
０上にＮ型の埋め込み層１０２を形成し、Ｎ型のエピタ
キシャル半導体層１０４を形成した。この半導体層１Ｇ
４上に、＃２００ナノ・メータの薄いシリコン酸化ｇｔ
ｏｓを形成し、低エネルギーのイオン注入にて半導体層
１０４にドーズ量１〜３Ｘ １０” Ｃｍ−”のボロン
注入をし、さらに、約９００℃の熱処理にてベースとな
るＰ型の半導体領域１０Ｂを形成した。
０上にＮ型の埋め込み層１０２を形成し、Ｎ型のエピタ
キシャル半導体層１０４を形成した。この半導体層１Ｇ
４上に、＃２００ナノ・メータの薄いシリコン酸化ｇｔ
ｏｓを形成し、低エネルギーのイオン注入にて半導体層
１０４にドーズ量１〜３Ｘ １０” Ｃｍ−”のボロン
注入をし、さらに、約９００℃の熱処理にてベースとな
るＰ型の半導体領域１０Ｂを形成した。
第１図（ｂ）のごとく、通常のホトマスク工程によりエ
ミッタ形成予定部の酸化膜１０８をエツチングして開口
を形成した後、約５０ナノ・メータのポリシリコン薄１
１１１０を堆積させ、ポリシリコン１１０を介して、Ｉ
Ｘ １０” ｃ ｍ−”のヒ素を加速エネルギー８Ｏ−
１４０ＫｅＶにてイオン注入し、深さが約１００ナノ・
メータのエミッタとなるＮ型の半導体領域１１２を形成
した。
ミッタ形成予定部の酸化膜１０８をエツチングして開口
を形成した後、約５０ナノ・メータのポリシリコン薄１
１１１０を堆積させ、ポリシリコン１１０を介して、Ｉ
Ｘ １０” ｃ ｍ−”のヒ素を加速エネルギー８Ｏ−
１４０ＫｅＶにてイオン注入し、深さが約１００ナノ・
メータのエミッタとなるＮ型の半導体領域１１２を形成
した。
第１図（Ｃ）のどと（、ポリシリコン１１．０の上に、
約２５０ナノ会メータのポリシリコン薄膜１１４を堆積
させ、このポリシリコン薄膜１１４中に、８×ｌＯ１ｓ
１０１ｓのヒ素を加速エネルギー６０ＫｅＶにてイオン
注入した後、約ｔｏｏｏ℃２０分の熱処理にて、深さが
約３００ナノφメータのエミッタとなるＮ型の半導体領
域１１Ｂを形成した。このとき、ベースとなるＰ型の半
導体領域１０Ｇの接合の深さは、約４５０ナノ・メータ
となった。
約２５０ナノ会メータのポリシリコン薄膜１１４を堆積
させ、このポリシリコン薄膜１１４中に、８×ｌＯ１ｓ
１０１ｓのヒ素を加速エネルギー６０ＫｅＶにてイオン
注入した後、約ｔｏｏｏ℃２０分の熱処理にて、深さが
約３００ナノφメータのエミッタとなるＮ型の半導体領
域１１Ｂを形成した。このとき、ベースとなるＰ型の半
導体領域１０Ｇの接合の深さは、約４５０ナノ・メータ
となった。
第１図（ｄ）のごとく、ホトマスク工程によりポリシリ
コン膜パターンの電極１１４を形成した後、通常の製造
方法に従って、アルミニウム電極ｌ！８Ａ等を形成した
。
コン膜パターンの電極１１４を形成した後、通常の製造
方法に従って、アルミニウム電極ｌ！８Ａ等を形成した
。
以上の様に、本発明の方法によって、電流増幅率が増大
し改善された縦型のＮＰ？ｌランジスタが形成され、そ
のベース幅が約４５０ナノ・メータと高速性に優れた狭
いベースの構造が得られた。ヒ素のイオン注入の加速エ
ネルギーをさらに大きくすることにより、エミッタをよ
り深くでき、ベース幅を約１００ナノ・メータと高速な
構造を実現できる。さ・らには、引出し電極用のポリシ
リコン等の薄い膜厚の第１の半導体薄膜を介してヒ素を
注入することにより、自然酸化膜の接続抵抗の影響をな
くしながら、比較的低い拡散温度と短い時間で所望の深
さのエミッタを形成することができた。
し改善された縦型のＮＰ？ｌランジスタが形成され、そ
のベース幅が約４５０ナノ・メータと高速性に優れた狭
いベースの構造が得られた。ヒ素のイオン注入の加速エ
ネルギーをさらに大きくすることにより、エミッタをよ
り深くでき、ベース幅を約１００ナノ・メータと高速な
構造を実現できる。さ・らには、引出し電極用のポリシ
リコン等の薄い膜厚の第１の半導体薄膜を介してヒ素を
注入することにより、自然酸化膜の接続抵抗の影響をな
くしながら、比較的低い拡散温度と短い時間で所望の深
さのエミッタを形成することができた。
また、第１の半導体薄膜としてポリシリコンを用いたが
、アモルファスシリコン等の非晶質半導体を採用しても
良い。アモルファスシリコンを用いると、エミッタを形
成するためのヒ素等の注入の際に、いわゆる、チャネリ
ングを防止できて、均質な深さのエミッタを形成できる
利点がある。
、アモルファスシリコン等の非晶質半導体を採用しても
良い。アモルファスシリコンを用いると、エミッタを形
成するためのヒ素等の注入の際に、いわゆる、チャネリ
ングを防止できて、均質な深さのエミッタを形成できる
利点がある。
次に、本発明の方法をバイポーラＮＰＮ）ランジスタの
製造方法に適用した第２の実施例を第２図（ａ）−（ｅ
）を用いて説明する。
製造方法に適用した第２の実施例を第２図（ａ）−（ｅ
）を用いて説明する。
第２図（ａ）について説明する。Ｐ型のシリコン半導体
基板１００上にＮ型の埋め込み層１０２を形成した後、
Ｎ型のエピタキシャル半導体層１０４を形成した。Ｐ型
の素子分離領域１０５を形成し１、約２００ナノ・メー
タのシリコン酸化３１１１０８を形成した後、イオン注
入法にて半導体層１０４にドーズ量１〜３Ｘ１０’”
ｃ ｍ−”のボロンを選択的に注入しベースとなるＰ型
の半導体領域１０Ｇを形成し、さらに同様に、イオン注
入にて半導体層１０４にドーズ量５Ｘ １０Ｉ６Ｃｍ−
”のリンを選択的に注入し、コレクタ引出し領域となる
Ｎ型の半導体領域１０７を形成し、約９００℃の熱処理
にて半導体領域１０６、半導体領域＋０７を深く拡散さ
せた。ここで、Ｐ型の半導体領域１０Ｇ上の酸化膜にベ
ース用の開口とエミッタ用の開口を形成し、同時に、コ
レクタ引出し領域となるＮ型の半導体領域１０７上にコ
レクタ用の開口を形成した後、全面に、約５０ナノ・メ
ータのポリシリコン薄膜１１Ｇを堆積させ、ホトレジス
ト１３０をマスクとして、ポリシリコン１１０を介して
、＋ｘ ｔｏ” ｃ ｍ−２のヒ素を加速エネルギー８
０〜１４０Ｋ ｅ Ｖにてイオン注入し、深さが約１０
０ナノ・メータのＮ型の半導体領域１１２Ａ１１１２Ｂ
、を形成した。
基板１００上にＮ型の埋め込み層１０２を形成した後、
Ｎ型のエピタキシャル半導体層１０４を形成した。Ｐ型
の素子分離領域１０５を形成し１、約２００ナノ・メー
タのシリコン酸化３１１１０８を形成した後、イオン注
入法にて半導体層１０４にドーズ量１〜３Ｘ１０’”
ｃ ｍ−”のボロンを選択的に注入しベースとなるＰ型
の半導体領域１０Ｇを形成し、さらに同様に、イオン注
入にて半導体層１０４にドーズ量５Ｘ １０Ｉ６Ｃｍ−
”のリンを選択的に注入し、コレクタ引出し領域となる
Ｎ型の半導体領域１０７を形成し、約９００℃の熱処理
にて半導体領域１０６、半導体領域＋０７を深く拡散さ
せた。ここで、Ｐ型の半導体領域１０Ｇ上の酸化膜にベ
ース用の開口とエミッタ用の開口を形成し、同時に、コ
レクタ引出し領域となるＮ型の半導体領域１０７上にコ
レクタ用の開口を形成した後、全面に、約５０ナノ・メ
ータのポリシリコン薄膜１１Ｇを堆積させ、ホトレジス
ト１３０をマスクとして、ポリシリコン１１０を介して
、＋ｘ ｔｏ” ｃ ｍ−２のヒ素を加速エネルギー８
０〜１４０Ｋ ｅ Ｖにてイオン注入し、深さが約１０
０ナノ・メータのＮ型の半導体領域１１２Ａ１１１２Ｂ
、を形成した。
第２図（ｂ）のごとく、ポリシリコン＋１０の上に、約
２５０ナノ・メータのポリシリコン薄膜１１４を堆積さ
せた後、ベース用の開口とエミッタ用の開口、コレクタ
用の開口の上に形成されたポリシリコン薄膜１１４上に
、それぞれ、レジストパターン１３２Ａ、 １３２Ｂ
、 １３２Ｇを形成した。
２５０ナノ・メータのポリシリコン薄膜１１４を堆積さ
せた後、ベース用の開口とエミッタ用の開口、コレクタ
用の開口の上に形成されたポリシリコン薄膜１１４上に
、それぞれ、レジストパターン１３２Ａ、 １３２Ｂ
、 １３２Ｇを形成した。
第２図（Ｃ）のごとく、レジ各ドパターン＋３２Ａ、
１３２Ｂ１１３２Ｃ（図示せず）をマスクとして、ポ
リシリコン薄膜１１４をパターンニングした後、レジス
トパターン＋３２Ａ、 １３２８１１３２Ｃを除去し
てから、ホトマスク工程によりレジスト・パターン＋３
４を形成し、これをマスクにしてポリシリコン薄膜１１
４Ａ、１ＩｄＢ中に、８Ｘ１０”Ｃｍ−２のヒ素を加速
エネルギー５０ＫｅＶにてイオン注入した。
１３２Ｂ１１３２Ｃ（図示せず）をマスクとして、ポ
リシリコン薄膜１１４をパターンニングした後、レジス
トパターン＋３２Ａ、 １３２８１１３２Ｃを除去し
てから、ホトマスク工程によりレジスト・パターン＋３
４を形成し、これをマスクにしてポリシリコン薄膜１１
４Ａ、１ＩｄＢ中に、８Ｘ１０”Ｃｍ−２のヒ素を加速
エネルギー５０ＫｅＶにてイオン注入した。
第２図（ｄ）のごとく、ホトマスク工程によりレジスト
・パターン１３１１ｉを形成し、これをマスクにしてポ
リシリコン薄膜＋１４Ｃ中に、８Ｘ １０” ｃ ｍ−
２のボロンを加速エネルギー４０ Ｋ 、ｅ Ｖにてイ
オン注入した。
・パターン１３１１ｉを形成し、これをマスクにしてポ
リシリコン薄膜＋１４Ｃ中に、８Ｘ １０” ｃ ｍ−
２のボロンを加速エネルギー４０ Ｋ 、ｅ Ｖにてイ
オン注入した。
第２図（ｅ）のごとく、約１００００Ｃ２０分の熱処理
にて約２５０ナノ・メータの深さのＰ型の半導体領域１
２０を形成し、同時に、深さが約３００ナノ・メータの
エミッタとなるＮ型の半導体領域１１ＢＡ１ コレク
タ引出し領域となるＮ型の半導体領域１１ＧＢを拡散さ
せた後、通常の製造方法に従って、アルミニウム電極１
１８Ａ１１１８Ｂ、 ｔｔｓｃ等を形成した。
にて約２５０ナノ・メータの深さのＰ型の半導体領域１
２０を形成し、同時に、深さが約３００ナノ・メータの
エミッタとなるＮ型の半導体領域１１ＢＡ１ コレク
タ引出し領域となるＮ型の半導体領域１１ＧＢを拡散さ
せた後、通常の製造方法に従って、アルミニウム電極１
１８Ａ１１１８Ｂ、 ｔｔｓｃ等を形成した。
以上の様に、本発明の方法によって、エミッタの引出し
電極用のポリシリコン等の薄膜である第１の半導体薄膜
を介してヒ素等を注入することにより、自然酸化膜の影
響をなくしながら比較的低い拡散温度と短い時間で、所
望の深さのエミッタを低い直列抵抗にて形成することが
でき、また、ベースの引出し用のポリシリコン電極も、
同時に、低い直列抵抗にて形成することができた。
電極用のポリシリコン等の薄膜である第１の半導体薄膜
を介してヒ素等を注入することにより、自然酸化膜の影
響をなくしながら比較的低い拡散温度と短い時間で、所
望の深さのエミッタを低い直列抵抗にて形成することが
でき、また、ベースの引出し用のポリシリコン電極も、
同時に、低い直列抵抗にて形成することができた。
次に、本発明の方法をバイポーラＮＰＮトランジスタの
製造方法に適用した第３の実施例を第３図（ａ）−（ｄ
）を用いて説明する。
製造方法に適用した第３の実施例を第３図（ａ）−（ｄ
）を用いて説明する。
第３図（ａ）について説明する。Ｐ型のシリコン半導体
基板１００上にＮ型の埋め込み層１０２を形成した後、
Ｎ型のエピタキシャル半導体層１０４を形成した。Ｐ型
の素子分離領域１０５を形成し、約２００ナノ−メータ
のシリコン酸化膜１０８を形成した後、イオン注入にて
半導体層１０４にドーズｆ１１〜３ＸｌＯ”ｃｍ−”の
ボロンを選択的に注入し、ベースとなるＰ型の半導体領
域ｔｏｅを形成し、さらに同様に、イオン注入にて半導
体層！０４にドーズｆｉ５Ｘ １０” ｃ ｍ−２のリ
ンを選択的に注入しコレクタ引出し領域となるＮ型の半
導体領域１０７を形・成し、約９０００Ｃの熱処理にて
半導体領域１０Ｂ、半導体領域！０７を深く拡散させた
。ここで、Ｐ型の半導体領域上の酸化膜にエミッタ用の
開口を形成し、同時に、コレクタ引出し領域となるＮ型
の半導体領域１０７上にコレクタ用の開口を形成した後
、全面に、約５０ナノ−メータのポリシリコン薄膜！１
０を堆積させ、このポリシリコン薄膜ＬＩＯを介して、
ｌＸ１０”ｃｍ−２のヒ素を加速エネルギー８０〜１４
０Ｋ ｅ Ｖにてイオン注入し、深さが約１００ナノ・
メータのＮ型の半導体領域上２Ａ１１１２Ｂを形成し、
さらに、ホトマスク工程により、レジストパターン１３
８を形成した。
基板１００上にＮ型の埋め込み層１０２を形成した後、
Ｎ型のエピタキシャル半導体層１０４を形成した。Ｐ型
の素子分離領域１０５を形成し、約２００ナノ−メータ
のシリコン酸化膜１０８を形成した後、イオン注入にて
半導体層１０４にドーズｆ１１〜３ＸｌＯ”ｃｍ−”の
ボロンを選択的に注入し、ベースとなるＰ型の半導体領
域ｔｏｅを形成し、さらに同様に、イオン注入にて半導
体層！０４にドーズｆｉ５Ｘ １０” ｃ ｍ−２のリ
ンを選択的に注入しコレクタ引出し領域となるＮ型の半
導体領域１０７を形・成し、約９０００Ｃの熱処理にて
半導体領域１０Ｂ、半導体領域！０７を深く拡散させた
。ここで、Ｐ型の半導体領域上の酸化膜にエミッタ用の
開口を形成し、同時に、コレクタ引出し領域となるＮ型
の半導体領域１０７上にコレクタ用の開口を形成した後
、全面に、約５０ナノ−メータのポリシリコン薄膜！１
０を堆積させ、このポリシリコン薄膜ＬＩＯを介して、
ｌＸ１０”ｃｍ−２のヒ素を加速エネルギー８０〜１４
０Ｋ ｅ Ｖにてイオン注入し、深さが約１００ナノ・
メータのＮ型の半導体領域上２Ａ１１１２Ｂを形成し、
さらに、ホトマスク工程により、レジストパターン１３
８を形成した。
第３図（ｂ）のごとく、レジストパターン１３８をマス
クとして、ポリシリコン＋１０をパターンニングして、
全面に、約２５０ナノ譬メータのポリシリコン薄膜１！
４を堆積させ、エミッタ用の開口と、コレクタ用の開口
の上に形成されたポリシリコン＋１４上に、それぞれ、
レジストパターン＋３２Ａ、 １３２Ｂを形成し、こ
れと同時に、リボン状の抵抗体の形成予定部上にレジス
トパターン！３２Ｃを形成した。
クとして、ポリシリコン＋１０をパターンニングして、
全面に、約２５０ナノ譬メータのポリシリコン薄膜１！
４を堆積させ、エミッタ用の開口と、コレクタ用の開口
の上に形成されたポリシリコン＋１４上に、それぞれ、
レジストパターン＋３２Ａ、 １３２Ｂを形成し、こ
れと同時に、リボン状の抵抗体の形成予定部上にレジス
トパターン！３２Ｃを形成した。
第３図（Ｃ）のごとく、レジストパターン１３２Ａ１１
３２Ｂ１１３２Ｃ（図示せず）をマスクとして、ポリシ
リコン薄１％１１４．１１Ｇをパターンユングした後、
レジストパターン１３２Ａ、 １３２８１１３２ｃを
除去してから、さらに、ホトマスク工程によりレジスト
・パターン（図示せず）を形成した後、これをマスクに
してポリシリコン薄膜ｔ１４Ａ、１１４Ｂ中に、８Ｘ
１０１’ Ｃｍ−”のヒ素を加速エネルギー５０ Ｋ
ｅ Ｖにてイオン注入した。さらに、同様にして、ホト
マスク工程によりし′シスト・パターン（図示せず）を
形成した後、これをマスクにしてポリシリコン薄膜１１
４Ｃ中に、５Ｘ１０ＩＩＩＣｍ−歳のポロンを加速エネ
ルギー５０ＫｅＶにてイオン注入した。約１０００’Ｃ
２０分の熱処理にて、深さが約３００ナノ・メータのエ
ミッタとなるＮ型の半導体領域１１ＧＡ１ コレクタ
引出し領域となるＮ型の半導体領域＋１［３を形成した
後、通常のの製造方法に従って、Ｐ型のポリシリコン抵
抗の表面を、ＣｖＤシリコン酸化ｇ １４０にて絶縁し
、さらに、ベースのコンタクトとなる開口！４２、リボ
ン状の抵抗１１４Ｇの両端にコンタクトとなる開口１４
４等を形成した。
３２Ｂ１１３２Ｃ（図示せず）をマスクとして、ポリシ
リコン薄１％１１４．１１Ｇをパターンユングした後、
レジストパターン１３２Ａ、 １３２８１１３２ｃを
除去してから、さらに、ホトマスク工程によりレジスト
・パターン（図示せず）を形成した後、これをマスクに
してポリシリコン薄膜ｔ１４Ａ、１１４Ｂ中に、８Ｘ
１０１’ Ｃｍ−”のヒ素を加速エネルギー５０ Ｋ
ｅ Ｖにてイオン注入した。さらに、同様にして、ホト
マスク工程によりし′シスト・パターン（図示せず）を
形成した後、これをマスクにしてポリシリコン薄膜１１
４Ｃ中に、５Ｘ１０ＩＩＩＣｍ−歳のポロンを加速エネ
ルギー５０ＫｅＶにてイオン注入した。約１０００’Ｃ
２０分の熱処理にて、深さが約３００ナノ・メータのエ
ミッタとなるＮ型の半導体領域１１ＧＡ１ コレクタ
引出し領域となるＮ型の半導体領域＋１［３を形成した
後、通常のの製造方法に従って、Ｐ型のポリシリコン抵
抗の表面を、ＣｖＤシリコン酸化ｇ １４０にて絶縁し
、さらに、ベースのコンタクトとなる開口！４２、リボ
ン状の抵抗１１４Ｇの両端にコンタクトとなる開口１４
４等を形成した。
第３図（ｄ）のごとく、通常の製造方法に従って、アル
ミニウム電極１１８Ａないし１１８Ｅ等を形成した。
ミニウム電極１１８Ａないし１１８Ｅ等を形成した。
以上の様に、本発明の方法によって、エミッタの引出し
電極用のポリシリコン等の薄膜となる第１の半導体薄膜
を介してヒ素等を注入することにより、自然酸化膜によ
る接続抵抗の影響をなくしながら、比較的低い拡散温度
と短い時間で所望の深さのエミッタを形成でき、かつ、
低い直列抵抗のエミッタを実現することができた。また
、抵抗用のリボン状のポリシリコン薄膜を１回の堆積に
て形成することにより厚みをよく制御できるので、高精
度の抵抗が形成でき、かつ、このポリシリコン薄膜をエ
ミッタ用の引出し電極としても共用したので、製造工程
の簡便化ができた。
電極用のポリシリコン等の薄膜となる第１の半導体薄膜
を介してヒ素等を注入することにより、自然酸化膜によ
る接続抵抗の影響をなくしながら、比較的低い拡散温度
と短い時間で所望の深さのエミッタを形成でき、かつ、
低い直列抵抗のエミッタを実現することができた。また
、抵抗用のリボン状のポリシリコン薄膜を１回の堆積に
て形成することにより厚みをよく制御できるので、高精
度の抵抗が形成でき、かつ、このポリシリコン薄膜をエ
ミッタ用の引出し電極としても共用したので、製造工程
の簡便化ができた。
次に、本発明の方法をＭＯＳ等の電界効果型トランジス
タの製造方法に適用した第４の実施例を第４図（ａ）−
（ｄ）を用いて説明する。
タの製造方法に適用した第４の実施例を第４図（ａ）−
（ｄ）を用いて説明する。
第４図（ａ）について説明する。Ｐ型のシリコン半導体
基板３００上に、約６００ナノ・メータの素子分離用の
シリコン酸化膜１０８を形成した後、ゲート酸化膜とな
る約１０〜２０ナノ・メータの熱酸化膜！５０を成長さ
せた後、全面に、ゲート電極用のポリシリコン１５２、
ＣＶＤシリコン酸化膜１５４を、順次堆積させた。ここ
で、通常のホトマスク工程によりレジスト・パターン（
図示せず）を形成した後、これをマスクにして、ゲート
酸化膜１５０、ゲート電極用のポリシリコン１５２、Ｃ
ＶＤシリコン酸化膜１５４ツバターンを形成し、このパ
ターンをマスクドして、イオン注入にて半導体基板１０
０に、ドーズ量１〜３Ｘ １０” ｃ ｍ−”のリンを
選択的に注入しソース、ドレインとなるＮ型の半導体領
域１５ＧＡ％ １５６１３を形成し、約５ｏｏｏ ｃ
の熱処理にて半導体領域１５８Ａ。
基板３００上に、約６００ナノ・メータの素子分離用の
シリコン酸化膜１０８を形成した後、ゲート酸化膜とな
る約１０〜２０ナノ・メータの熱酸化膜！５０を成長さ
せた後、全面に、ゲート電極用のポリシリコン１５２、
ＣＶＤシリコン酸化膜１５４を、順次堆積させた。ここ
で、通常のホトマスク工程によりレジスト・パターン（
図示せず）を形成した後、これをマスクにして、ゲート
酸化膜１５０、ゲート電極用のポリシリコン１５２、Ｃ
ＶＤシリコン酸化膜１５４ツバターンを形成し、このパ
ターンをマスクドして、イオン注入にて半導体基板１０
０に、ドーズ量１〜３Ｘ １０” ｃ ｍ−”のリンを
選択的に注入しソース、ドレインとなるＮ型の半導体領
域１５ＧＡ％ １５６１３を形成し、約５ｏｏｏ ｃ
の熱処理にて半導体領域１５８Ａ。
１５８Ｂを深く拡散した。
第４図（ｂ）のごとく、全面に、約５０ナノ・メータの
ポリシリコン薄Ｍｉｌｅを堆積させ、このポリシリコン
１１０を介して、ＩＸ １０” Ｃｍ−”のヒ素を加速
エネルギー８Ｏ−１４０ＫｅＶにてイオン注入し、深さ
が約１００ナノ・メータのＮ型の半導体領域１１２Ａ。
ポリシリコン薄Ｍｉｌｅを堆積させ、このポリシリコン
１１０を介して、ＩＸ １０” Ｃｍ−”のヒ素を加速
エネルギー８Ｏ−１４０ＫｅＶにてイオン注入し、深さ
が約１００ナノ・メータのＮ型の半導体領域１１２Ａ。
１１２Ｂを形成し、さらに、ホトマスク工程により、レ
ジストパターン１３８を形成した。
ジストパターン１３８を形成した。
第４図（Ｃ）のごとく、レジストパターン１３８をマス
クとして、ソース用の開口と、ドレイン用ノ開口の近傍
上のポリシリコン１１０をパターンユングして、全面に
、約２５０ナノ・メータのポリシリコン薄膜！１４を堆
積させた後、ポリシリコン薄膜１１４上にレジストパタ
ーン１３２Ａ、 １３２Ｂを形成した。
クとして、ソース用の開口と、ドレイン用ノ開口の近傍
上のポリシリコン１１０をパターンユングして、全面に
、約２５０ナノ・メータのポリシリコン薄膜！１４を堆
積させた後、ポリシリコン薄膜１１４上にレジストパタ
ーン１３２Ａ、 １３２Ｂを形成した。
第４図（ｅｌ）のごとく、レジストパターン！３２Ａ、
１３２Ｂ （図示せず）をマスクとして、ポリシリ
コン薄膜！・ｌ・４．１１０をパターンユングした後、
レジストパターン１３２Ａ、 １３２８１１３１ＩＣ
を除去してから、さらに、ホトマスク工程によりレジス
ト・パターン（図示せず）を形成した後、これをマスク
にしてポリシリコン薄１１１１４Ａ中に、８Ｘ １０Ｉ
ＫＣｍ−”のヒ素を加速エネルギー５０ＫｅＶにてイオ
ン注入した。さらに、同様にして、ホトマスク工程によ
りレジスト・パターン（図示せず）を形成した後、これ
をマスクにしてポリシリコン薄膜１１４Ｂ中に、１〜３
Ｘ １０” ｃ ｍ−２のヒ素を加速エネルギー５０Ｋ
ｅＶにてイオン注入した。約９００℃２０分の熱処理に
て、深さが約２００ナノ・メータのソースとなるＮ型の
半導体領域＋１１１ｉＡ、 ドレインとなるＮ型の半
導体領域＋１［ｉＢを形成した後、通常の製造方法に従
って、Ｎ型の導電型の高抵抗性のポリシリコン抵抗１１
４Ｂの表面を、ＣｖＤシリコン酸化膜１４０にて絶縁し
、さらに、ソースのコンタクトとなる開口、リボン状の
高抵抗１１４Ｂの片端にコンタクトとなる開口等を形成
し、さらに通常の製造方法に従って、アルミニウム電極
ｏ８Ａ、ｔ１８Ｂ等を形成した。
１３２Ｂ （図示せず）をマスクとして、ポリシリ
コン薄膜！・ｌ・４．１１０をパターンユングした後、
レジストパターン１３２Ａ、 １３２８１１３１ＩＣ
を除去してから、さらに、ホトマスク工程によりレジス
ト・パターン（図示せず）を形成した後、これをマスク
にしてポリシリコン薄１１１１４Ａ中に、８Ｘ １０Ｉ
ＫＣｍ−”のヒ素を加速エネルギー５０ＫｅＶにてイオ
ン注入した。さらに、同様にして、ホトマスク工程によ
りレジスト・パターン（図示せず）を形成した後、これ
をマスクにしてポリシリコン薄膜１１４Ｂ中に、１〜３
Ｘ １０” ｃ ｍ−２のヒ素を加速エネルギー５０Ｋ
ｅＶにてイオン注入した。約９００℃２０分の熱処理に
て、深さが約２００ナノ・メータのソースとなるＮ型の
半導体領域＋１１１ｉＡ、 ドレインとなるＮ型の半
導体領域＋１［ｉＢを形成した後、通常の製造方法に従
って、Ｎ型の導電型の高抵抗性のポリシリコン抵抗１１
４Ｂの表面を、ＣｖＤシリコン酸化膜１４０にて絶縁し
、さらに、ソースのコンタクトとなる開口、リボン状の
高抵抗１１４Ｂの片端にコンタクトとなる開口等を形成
し、さらに通常の製造方法に従って、アルミニウム電極
ｏ８Ａ、ｔ１８Ｂ等を形成した。
以上の様に、本発明の方法によって、ソース等の引出し
電極用のポリシリコン等の薄膜となる第１の半導体薄膜
を介して不純物をイオン注入することにより、自然酸化
膜による接続抵抗の影響をなくしながら、比較的低い拡
散温度と短い時間で所望の深さのソースを形成できたの
で、低い直列抵抗のソースを実現することができた。ま
た、高抵抗用のリボン状のポリシリコン薄膜の厚みを制
御よく形成でき、かつ、この抵抗用ポリシリコン薄膜を
ドレイン用の引出し電極と直接に接続できたので、高精
度の高抵抗性の負荷抵抗が接続されたトランジスタ部を
微細化することができた。
電極用のポリシリコン等の薄膜となる第１の半導体薄膜
を介して不純物をイオン注入することにより、自然酸化
膜による接続抵抗の影響をなくしながら、比較的低い拡
散温度と短い時間で所望の深さのソースを形成できたの
で、低い直列抵抗のソースを実現することができた。ま
た、高抵抗用のリボン状のポリシリコン薄膜の厚みを制
御よく形成でき、かつ、この抵抗用ポリシリコン薄膜を
ドレイン用の引出し電極と直接に接続できたので、高精
度の高抵抗性の負荷抵抗が接続されたトランジスタ部を
微細化することができた。
本発明の方法は、バイポーラ素子、ＭＯ８型電界効果ト
ランジスタに採用することができ、さらには種々の半導
体装置にも適用することも可能である。
ランジスタに採用することができ、さらには種々の半導
体装置にも適用することも可能である。
発明の効果
本発明の方法により、バイポーラ型あるいは電界効果型
集積回路のトランジスタなどに用いられる非単結晶性半
導体材と単結晶半導体基板中に形成された高濃度の不純
物を含んだ半導体領域との接続における電気的特性を改
良し、高速化と高集積化に優れた構造を有する半導体装
置の製造方法を提供することができた。
集積回路のトランジスタなどに用いられる非単結晶性半
導体材と単結晶半導体基板中に形成された高濃度の不純
物を含んだ半導体領域との接続における電気的特性を改
良し、高速化と高集積化に優れた構造を有する半導体装
置の製造方法を提供することができた。
第１図は本発明によるバイポーラＮＰＮ）ランジスタの
製造方法を示す工程断面図、第２図は本発明によるバイ
ポーラＮＰＮ ）ランジスタの製造方法を示す工程断面
図、第３図は本発明によるバイポーラＮＰＮ）ランジス
タの製造方法を示す工程断面図、第４図は本発明による
ＭＯ８型トランジスタの製造方法を示す工程断面図、第
５図はポリシリコンからシリコン基板に拡散されたヒ素
の不純物プロファイルを示す図、第６図はイオン注入に
てシリコン基板に形成されたヒ素の不純物プロファイル
を示す図である。 １００・・−Ｐ型半導体基板、１０２６・・Ｎ型埋め込
み層、１０４・Φ・Ｎ型半導体層、１０５．１０６１１
２０・・・Ｐ半導体領域、１１２．１１８．１５１１ｉ
・−・Ｎ型半導体領域、！０８．１４０．１５０．１５
４・・・シリコン酸化膜、１１０．１１４φ・・多結晶
シリコン膜、＋３０．１３２．１３４．１３Ｇ、１３８
・・・レジスト、１１８・・・アルミニウム電極、１４
２、＋４４・・・コンタクト。 代理人の氏名 弁理士 粟野重孝 はか１名第１図 第 図 第 図 第 図 αｌ Ｓ 深 （μｍ）
製造方法を示す工程断面図、第２図は本発明によるバイ
ポーラＮＰＮ ）ランジスタの製造方法を示す工程断面
図、第３図は本発明によるバイポーラＮＰＮ）ランジス
タの製造方法を示す工程断面図、第４図は本発明による
ＭＯ８型トランジスタの製造方法を示す工程断面図、第
５図はポリシリコンからシリコン基板に拡散されたヒ素
の不純物プロファイルを示す図、第６図はイオン注入に
てシリコン基板に形成されたヒ素の不純物プロファイル
を示す図である。 １００・・−Ｐ型半導体基板、１０２６・・Ｎ型埋め込
み層、１０４・Φ・Ｎ型半導体層、１０５．１０６１１
２０・・・Ｐ半導体領域、１１２．１１８．１５１１ｉ
・−・Ｎ型半導体領域、！０８．１４０．１５０．１５
４・・・シリコン酸化膜、１１０．１１４φ・・多結晶
シリコン膜、＋３０．１３２．１３４．１３Ｇ、１３８
・・・レジスト、１１８・・・アルミニウム電極、１４
２、＋４４・・・コンタクト。 代理人の氏名 弁理士 粟野重孝 はか１名第１図 第 図 第 図 第 図 αｌ Ｓ 深 （μｍ）
Claims (9)
- （１）第１導電型の単結晶性の半導体層上に絶縁膜を形
成する工程と、前記半導体層中に第２導電型の第１の半
導体領域を形成する工程と、前記第１の半導体領域の表
面上の絶縁膜に、少なくとも１つ以上の開口を形成する
工程と、前記開口内の第１の半導体領域の表面に非単結
晶性の第１の半導体薄膜を形成する工程と、前記第１の
半導体薄膜を介して、第１導電型の不純物を注入するこ
とにより、前記第１の半導体領域中に第１導電型の第２
の半導体領域を、少なくとも１つ以上、形成する工程と
、前記第１の半導体薄膜上に非単結晶性の第２の半導体
薄膜を形成する工程と、前記第２の半導体薄膜に第１の
導電型の不純物を含ませる工程からなる半導体装置の製
造方法。 - （２）第１導電型の非単結晶性の第２の半導体薄膜を形
成する工程において、不純物を含まない第２の半導体薄
膜パターンを形成しておいてから選択的に、この薄膜パ
ターンに第１導電型の不純物を注入する方法を用いるこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
の製造方法。 - （３）第１導電型の半導体層をコレクタ、第２導電型の
第１の半導体領域をベース、第１導電型の第２の半導体
領域をエミッタとして使用することを特徴とする特許請
求の範囲第１項ないし第２項のいずれかに記載のバイポ
ーラ型の半導体装置の製造方法。 - （４）第１導電型の単結晶性の半導体層上に絶縁膜を形
成する工程と、前記半導体層中に第２導電型の第１の半
導体領域を形成する工程と、前記第１の半導体領域の表
面上の絶縁膜に、少なくとも１つ以上の開口を形成する
工程と、前記開口内の第１の半導体領域の表面に非単結
晶性の第１の半導体薄膜を形成する工程と、前記第１の
半導体薄膜を介して、第１導電型の不純物を注入するこ
とにより、前記第１の半導体領域中に第１導電型の第２
の半導体領域を、少なくとも１つ以上、形成する工程と
、前記開口上に前記第１の半導体薄膜を残置させるよう
にパターンニングすることによって、前記絶縁膜上にあ
る第１の半導体薄膜を除去する工程と、前記第１の半導
体薄膜パターン上に、不純物を含まない第２の半導体薄
膜を形成する工程と、前記開口上にある第１の半導体薄
膜パターン上に第２の半導体薄膜を残置させるようにパ
ターンニングし、かつ、前記第１の半導体薄膜が除去さ
れた絶縁膜上に抵抗体用の第２の半導体薄膜パターンを
形成する工程とを特徴とする半導体装置の製造方法。 - （５）開口上に形成された第２の半導体薄膜中に、選択
的に第１導電型の不純物を含ませる工程と、絶縁膜上に
形成された抵抗体用の第２の半導体薄膜パターンに第２
導電型の不純物を含ませる工程を付加したことを特徴と
する特許請求の範囲第４項記載の半導体装置の製造方法
。 - （６）第１導電型の半導体層をコレクタ、第２導電型の
第１の半導体領域をベース、第１導電型の第２の半導体
領域をエミッタとして使用することを特徴とする特許請
求の範囲第４項ないし第５項いずれかに記載のバイポー
ラ型の半導体装置の製造方法。 - （７）第２導電型の単結晶性の半導体層上に厚い絶縁膜
と薄い絶縁膜を形成する工程と、前記薄い絶縁膜上にリ
ボン状のゲート電極を形成する工程と、前記ゲート電極
の両側の近傍の半導体層中に第１導電型の第１の半導体
領域および第２の半導体領域を、それぞれ、形成する工
程と、前記ゲート電極の両側の近傍の薄い絶縁膜に、開
口を形成する工程と、前記開口内の半導体層の表面に非
単結晶性の第１の半導体薄膜を形成する工程と、前記第
１の半導体薄膜を介して、第１導電型の不純物を注入す
ることにより、前記ゲート電極の両側の前記第１の半導
体領域中に第１導電型の第３の半導体領域を、前記第２
の半導体領域中に第１導電型の第４の半導体領域を、そ
れぞれ、形成する工程と、前記第１の半導体薄膜上に非
単結晶性の第２の半導体薄膜を形成する工程と、前記第
２の半導体薄膜に第１の導電型の不純物を含ませる工程
からなり、ゲート電極の両側に配置された第１の半導体
領域および第２の半導体領域を、それぞれ、ソース、ド
レインとして用いることを特徴とする電界効果型の半導
体装置の製造方法。 - （８）第１の半導体薄膜をゲート電極の両側の絶縁膜の
開口上に残置させるようにパターンニングし、かつ、厚
い絶縁膜上の第１の半導体薄膜を除去しておいてから非
単結晶性の第２の半導体薄膜を形成し、この第２の半導
体薄膜をパターンニングすることにより、前記開口上に
残置させた第１の半導体薄膜のパターンから厚い酸化膜
上に第２の半導体薄膜の抵抗体を引き出すことを特徴と
する特許請求の範囲第７項記載の電界効果型の半導体装
置の製造方法。 - （９）第３および第４の半導体領域を形成した後、非単
結晶性の第２の半導体薄膜を堆積する前に、第１の半導
体薄膜中に第１導電型の不純物を含ませる工程を付加し
たことを特徴とする特許請求の範囲第７項ないし第８項
のいずれかに記載の電界効果型の半導体装置の製造方法
。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63175705A JPH0226032A (ja) | 1988-07-14 | 1988-07-14 | 半導体装置の製造方法 |
| US07/378,671 US5116770A (en) | 1988-07-14 | 1989-07-12 | Method for fabricating bipolar semiconductor devices |
| US07/847,133 US5236851A (en) | 1988-07-14 | 1992-03-06 | Method for fabricating semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63175705A JPH0226032A (ja) | 1988-07-14 | 1988-07-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0226032A true JPH0226032A (ja) | 1990-01-29 |
Family
ID=16000807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63175705A Pending JPH0226032A (ja) | 1988-07-14 | 1988-07-14 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5116770A (ja) |
| JP (1) | JPH0226032A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006168745A (ja) * | 2004-12-14 | 2006-06-29 | Dainippon Printing Co Ltd | パレタイズ装置及びそれを用いたパレタイズ方法 |
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| US5254485A (en) * | 1990-09-18 | 1993-10-19 | Matsushita Electric Industrial Co., Ltd. | Method for manufacturing bipolar semiconductor device |
| JP2855919B2 (ja) * | 1991-10-24 | 1999-02-10 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JPH07142419A (ja) * | 1993-11-15 | 1995-06-02 | Toshiba Corp | 半導体装置の製造方法 |
| US5420051A (en) * | 1993-12-28 | 1995-05-30 | Intel Corporation | Pre-poly emitter implant |
| JP3013784B2 (ja) * | 1996-08-22 | 2000-02-28 | 日本電気株式会社 | ＢｉＣＭＯＳ集積回路の製造方法 |
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| US8097520B2 (en) * | 2009-08-19 | 2012-01-17 | International Business Machines Corporation | Integration of passive device structures with metal gate layers |
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-
1988
- 1988-07-14 JP JP63175705A patent/JPH0226032A/ja active Pending
-
1989
- 1989-07-12 US US07/378,671 patent/US5116770A/en not_active Expired - Fee Related
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|---|---|
| US5116770A (en) | 1992-05-26 |
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